①用三態門構成單向總線圖３．３．２７（ａ）為用三態門構成的單向數據總線。圖中的總線是由多個三態門的輸出連接而成。在任何時刻，僅允許其中一個三態門的輸入控製端犈犖為１，使輸入數據從經過這個三態門反相後，單向送到總線上，而其他的犈犖都為０，使它們的三態門都處於高阻態，對傳送的數據沒有影響。從而實現信號的分時傳送。
注意：在某一時刻不允許電路同時有兩個或兩個以上的犈犖為１，否則，總線傳送的數據就會出錯，甚至損壞器件。
②實現數據的雙向傳輸圖３．３．２７（ｂ）所示的電路為三態門組成的雙向總線，能夠實現數據的雙向傳輸。圖中用了兩個三態非門。當犈犖為高電平時，三態門犌１處於正常工作，三態門犌２為高阻態，輸入數據犇Ｉ經犌１反相後為犇Ｉ送到數據總線上；當犈犖為低電平時，三態非門犌２處於正常工作，犌１為高阻態，總線上的數據犇犗經犌２反相後輸出犇Ｏ。可見，通過改變控製信號犈犖，就實現了信號的分時雙向傳送。
７８數字電子技術圖３．３．２７三態門組成的總線３．３．３其他係列的ＴＴＬ門電路前麵分析的典型ＴＴＬ與非門電路屬於ＣＴ５４／７４係列，為了提高門電路的工作速度和降低功耗，對ＣＴ５４／７４係列ＴＴＬ門電路進行改進，相繼研製出了ＣＴ５４Ｈ／７４Ｈ係列、ＣＴ５４Ｓ／７４Ｓ係列和ＣＴ５４ＬＳ／７４ＬＳ係列。
１．犆犜５４犎／７４犎係列ＣＴ５４Ｈ／７４Ｈ係列又稱高速係列，圖３．３．２８所示為ＣＴ５４Ｈ／７４Ｈ係列與非門的典型電路。為了減小門的傳輸延遲時間，在電路結構上采取了兩條措施：一個是在輸出級采用了達林頓結構，用Ｔ３、Ｔ４複合管代替原來的Ｔ４、Ｄ管；另一個是將所有的電阻的阻值比ＣＴ５４／７４係列的減小了一半。采用達林頓結構提高了帶拉電流的負載能力，同時也加快了對負載電容的充電速度，加上電路中阻值的減小，使得ＣＴ５４Ｈ／７４Ｈ係列與非門的平均傳輸時間比７４係列縮短了將近一半，達到６ｎｓ左右。所以，ＣＴ５４Ｈ／７４Ｈ係列稱為高速係列。
圖３．３．２８犆犜５４犎／７４犎係列與非門但是，由於電阻阻值的減小，使電路的靜態功耗增加。７４Ｈ係列與非門電路的電源平均電流約為７４與非門係列的兩倍。所以，７４Ｈ係列工作速度的提高是靠增加功耗換來的。
性能比較好的門電路應該是工作速度快、功耗又小的門電路，通常用功耗延遲積即功第３章集成邏輯門電路７９耗和傳輸延遲時間的乘積（ｄｅｌａｙ—ｐｏｗｅｒｐｒｏｄｕｃｔ，簡稱ｄｐ積）來評價門電路的性能優劣。
７４Ｈ係列與非門和７４係列與非門的ｄｐ積相差不多，所以，７４Ｈ係列的改進效果不夠理想。
２．犆犜５４犛／７４犛係列７４Ｓ係列又稱肖特基係列。通過對７４係列與非門電路的動態分析可以看到，限製與非門速度提高的主要因素是幾隻晶體三極管在導通時幾乎都處於飽和狀態。因此，當晶體管由飽和狀態轉換為截止狀態時，需要消除在晶體管基區內的存儲電荷犙ＢＳ，這要經過一段較長的存儲時間狋Ｓ，從而限製了速度的提高（同樣，７４Ｈ係列與非門電路幾隻晶體三極管在導通時也幾乎都處於飽和狀態）。為解決這個問題，在７４Ｓ係列與非門電路中采用了抗飽和三極管（或稱為肖特基三極管）。
所謂抗飽和三極管，是由雙極型三極管和肖特基二極管（ＳｃｈｏｔｔｋｙＢａｒｒｉｅｒＤｉｏｄｅ，ＳＢＤ）組成，如圖３．３．２９所示。ＳＢＤ管是借助於金屬鋁和Ｎ型矽的接觸勢壘產生整流作用，它具有正向導通壓降小（約為０．１～０．３Ｖ）、本身無電荷存儲作用及開關速度快等特點。所以，將肖特基二極管並接在三極管的基極ｂ和集電極ｃ之間，如圖３．３．２９（ａ）所示。當晶體三極管進入正向偏置時，ＳＢＤ管導通，將三極管的集電結電壓鉗圖３．３．２９抗飽和晶體管製在０．３Ｖ左右，同時ＳＢＤ管還將三極管基極的過驅動電流分流到集電極，從而使三極管工作在臨界飽和狀態，因此大大提高了工作速度。通常在電路中用圖３．３．２９（ｂ）表示。
圖３．３．３０所示為ＣＴ５４Ｓ／７４Ｓ係列的典型與非門電路，它除了采用抗飽和三極管Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６外，還以Ｔ６、犚３、犚６組成的有源網絡代替圖３．３．２８中的電阻犚３，這為Ｔ３管的基極提供了有源泄放回路。另一方麵，由於Ｔ６管的作用，輸入電壓必須達到１．４Ｖ，Ｔ２管才開始導通，輸出電壓才開始下降，不存在Ｔ２導通、Ｔ３仍截止的情況，所以有較好的電壓傳輸特性，如圖３．３．３１所示。顯然，７４Ｓ係列門電路在低電平輸入時的抗幹擾能力得到提高。
圖３．３．３０犆犜５４犛／７４犛係列８０數字電子技術但是，由於Ｔ３管工作在臨界飽和狀態，使輸出低電平數值有所增加，最大值可達０．５Ｖ左右。另外，由於７４Ｓ係列門電路的電阻阻值減小，使靜態功能有所增加，它的平均傳輸延遲時間大約為３ｎｓ，靜態平均功耗約為１９ｍＷ，其ｄｐ積較５４／７４、５４Ｈ／７４Ｈ有所改善。
３．犆犜５４犔犛／７４犔犛係列７４ＬＳ（ＬｏｗｐｏｗｅｒＳｃｈｏｔｔｋｙＴＴＬ）係列，也稱為低功耗肖圖３．３．３１犆犜５４犛／７４犛係列特基係列，是為了得到更小的延時功耗積，在兼顧功耗和速度電壓傳輸特性兩方麵的基礎上，進一步開發出來的。
圖３．３．３２所示為ＣＴ５４ＬＳ／７４ＬＳ係列與非門的典型電路。與７４Ｓ係列相比，為了降低功耗，首先是將電路中各個電阻的阻值增大了，同時將犚５接地的一端改接到輸出端，以減小Ｔ３管導通時犚５上的功耗。采取這些措施後，７４ＬＳ係列的功耗約為７４係列的１／５或７４Ｈ係列的１／７。由於電阻阻值的加大，勢必會影響電路的工作速度。但７４ＬＳ係列電路中將多極管Ｔ１用ＳＢＤ管代替，因為這種二極管無電荷存儲效應，有利於提高工作速度。同時為了進一步加速電路開關狀態的轉換過程，又接入了Ｄ３、Ｄ４這圖３．３．３２犆犜５４犔犛／７４犔犛係列兩個ＳＢＤ管。當輸出端由高電平轉換為低電平時，Ｄ４管經Ｔ２管的集電極、Ｔ５管的基極為輸出端的負載電容提供了另一條放電回路，這既加快了負載電容的放電過程，又增加了Ｔ５管的基極驅動電流，故加快了Ｔ５管的導通過程。同時Ｄ３管也通過Ｔ２管的集電極為Ｔ４管的基極提供了一個泄放回路，加快了Ｔ４管的截止速度，從而大大縮短了傳輸延遲時間。故解決了前麵幾種係列中為提高工作速度和降低功耗所采取措施的矛盾，所以，７４ＬＳ係列在四種係列中ｄｐ積最小。
表３．３．３給出了四種ＴＴＬ係列主要性能的比較。
表３．３．３犜犜犔係列器件主要性能比較性能ＣＴ５４／７４ＣＴ５４Ｈ／７４ＨＣＴ５４Ｓ／７４ＳＣＴ５４ＬＳ／７４ＬＳ（ｔｐｄ／門）／ｎｓ１０６３１０（ｐ／門）／ｍＷ１０２２１９２ｄｐ／（ｎｓｍＷ）１００１３５８０２０最高工作頻率／ｍＨｚ３５５０１２５４５３．３．４ＴＴＬ數字集成電路的係列ＴＩ公司最初生產的ＴＴＬ電路取名ＳＮ５４／７４係列，我們稱之為ＴＴＬ基本係列。
第３章集成邏輯門電路８１１．犆犜５４係列和犆犜７４係列考慮到國際上通用標準型號和我國國家標準，根據工作溫度的不同和電源電壓允許工作範圍的不同，我國ＴＴＬ數字集成電路分為ＣＴ５４係列和ＣＴ７４係列兩大類。它們的工作條件如表３．３．４所示。
表３．３．４犆犜５４係列和犆犜７４係列器件工作條件的對比參數ＣＴ５４係列ＣＴ７４係列電源電壓／Ｖ４．５５．０５．５４．７５５５．２５工作溫度／℃－５５２５１２５０２５７０ＣＴ５４係列和ＣＴ７４係列具有完全相同的電路結構和電氣性能參數。所不同的是ＣＴ５４係列ＴＴＬ集成電路更適合在溫度條件惡劣、供電電源變化大的環境中工作，常用於軍品；而ＣＴ７４係列ＴＴＬ集成電路則適合在常規條件下工作，常用於民品。
２．犜犜犔集成邏輯門電路的子係列ＣＴ５４係列和ＣＴ７４係列的幾個子係列的主要區別在於它們的平均傳輸延遲時間狋ｐｄ和平均功耗這兩個參數上。下麵以ＣＴ７４係列為例說明它的各子係列的主要區別。
（１）ＣＴ７４標準係列它和ＣＴ１０００係列相對應，又稱標準ＴＴＬ係列，為ＴＴＬ集成電路的早期產品，屬中速ＴＴＬ器件。由於電路中三極管的基極驅動電流過大，它們都工作在深飽和狀態，因此工作速度不高，其平均傳輸延遲時間為９ｎｓ／門，平均功耗約為１０ｍＷ／門。
（２）ＣＴ７４Ｈ高速係列它和ＣＴ２０００係列相對應，又稱標準ＨＴＴＬ係列，它為ＣＴ７４標準係列的改進型產品。
和ＣＴ７４標準係列相比，電路結構上主要做了兩點改進：①輸出級采用了達林頓結構。
②大幅度地降低了電路中電阻的阻值，從而提高了工作速度和負載能力。但電路的平均功耗增加了。該係列的平均傳輸延遲時間為６ｎｓ／門，平均功耗約為２２．５ｍＷ／門。
（３）ＣＴ７４Ｌ低功耗係列又稱ＬＴＴＬ係列，電路中的電阻阻值很大，因此，電路的平均功耗很小，約為１ｍＷ／門。
但平均傳輸延遲時間較長，約為３３ｎｓ／門。
（４）ＣＴ７４Ｓ肖特基係列它和ＣＴ３０００係列相對應，又稱ＳＴＴＬ係列。由於電路中采用了抗飽和三極管，有效地降低了三極管的飽和深度，同時，電阻的阻值也不大，從而提高了電路的工作速度，其平均傳輸延遲時間縮短為３ｎｓ／門。在ＴＴＬ各子係列中，它的工作速度是很高的，但電路的平均功耗較大，約為１９ｍＷ。
（５）ＣＴ７４ＬＳ低功耗肖特基係列它和ＣＴ４０００係列相對應，又稱ＬＳＴＴＬ係列。一方麵電路中采用了抗飽和三極管和肖特基二極管來提高工作速度；另一方麵通過加大電路中電阻的阻值來降低電路的功耗，從而達到使電路既具有較高的工作速度，又有較低的平均功耗。其平均傳輸延遲時間為９．５ｎｓ／門，平均功耗約為２ｍＷ／門。
（６）ＣＴ７４ＡＳ先進肖特基係列８２數字電子技術又稱ＡＳＴＴＬ係列，它是ＣＴ７４Ｓ係列的後繼產品，其電路結構和ＣＴ７４Ｓ係列基本相同。由於電路中的電阻阻值很低，因此，提高了工作速度，其平均傳輸延遲時間為３ｎｓ／門，但平均功耗較大，約為８ｍＷ／門。
（７）ＣＴ７４ＡＬＳ先進低功耗肖特基係列，又稱ＡＬＳＴＴＬ係列，它是ＣＴ７４Ｌ５係列的後繼產品。電路中采用了較高的電阻阻值，並通過改進生產工藝和縮小內部器件的尺寸，從而降低了電路的平均功耗、提高了工作速度，其平均傳輸延遲時間約為３．５ｎｓ／門，平均功耗約為１．２ｍＷ／門。
３．各係列犜犜犔集成邏輯門電路性能的比較一個理想的門電路應具有工作速度高、平均功耗低和抗幹擾能力強的特點，然而要同時做到這三點是很困難的，隻能做折中的選擇。常用功耗延遲積即ｄｐ積對門電路進行評價，門電路的ｄｐ值越小，其性能就越優美。表３．３．５中列出了ＣＴ７４係列門電路的各子係列門電路最重要的參數。
表３．３．５犜犜犔集成邏輯門各子係列重要的參數比較ＴＴＬ子係列標準ＴＴＬＬＴＴＬＨＴＴＬＳＴＴＬＬＳＴＴＬＡＳＴＴＬＡＬＳＴＴＬ係列名稱ＣＴ７４００ＣＴ７４Ｌ００ＣＴ７４Ｈ００ＣＴ７４Ｓ００ＣＴ７４ＬＳ００ＣＴ７４ＡＳ００ＣＴ７４ＡＬＳ００工作電壓／Ｖ５５５５５５５平均功耗（每門）／ｍＷ１０１２２．５１９２８１．２平均傳輸延遲時間／ｎｓ９３３６３９．５３３．５功耗延遲積／（ｍＷｎｓ）９０３３１３５５７１９２４４．２最高工作頻率／ＭＨｚ４０１３８０１３０５０１３０１００典型噪聲容限／Ｖ１１１０．５０．６０．５０．５由表３．３．５可看出，標準ＴＴＬ和ＨＴＴＬ兩個子係列的功耗延遲積最大，綜合性能較差，目前使用較少。而ＬＳＴＴＬ子係列的功耗延遲積很小，是一種性能優越的ＴＴＬ集成電路，其生產量大、品種多，而且價格便宜，是目前ＴＴＬ數字集成電路的主要產品。ＡＬＳＴＴＬ子係列的性能雖然比ＬＳＴＴＬ有較大改善，但品種少，價格也較高，產量仍不及ＬＳＴＴＬ係列。邏輯門的工作頻率有最高工作頻率犳ｍａｘ和實際使用中的最高工作頻率犳ｍ，常取犳ｍ≈犳ｍａｘ／２。
３．３．５其他雙極型集成邏輯門電路的特點在雙極型的數字集成電路中，除了ＴＴＬ電路以外，還有二極管三極管邏輯（ＤＴＬ）、高閾值邏輯（ＨｉｇｈＴｈｒｅｓｈｏｌｄＬｏｇｉｃ，ＨＴＬ）、發射極耦合邏輯（ＥｍｉｔｔｅｒＣｏｕｐｌｅｄＬｏｇｉｃ，ＥＣＬ）和集成注入邏輯（ＩｎｔｅｇｒａｔｅｄＩｎｊｅｃｔｉｏｎＬｏｇｉｃ，Ｉ２Ｌ或ＩＩＬ）等幾種邏輯電路。
ＤＴＬ是早期采用的一種電路結構形式，它的輸入端是二極管結構，而輸出端是三極管結構。因為它的工作速度比較低，很快就被ＴＴＬ電路取代，已經極少使用了。
ＨＴＬ電路的特點是閾值電壓比較高。當電源電壓為１５Ｖ時，閾值電壓達７～８Ｖ。因而它的噪聲容限比較大，有較強的抗幹擾能力。ＨＴＬ電路的主要缺點是工作速度比較低，所以多用在對工作速度要求不高而對抗幹擾性能要求較高的一些工業控製設備中。目前，第３章集成邏輯門電路８３它已幾乎完全為ＣＭＯＳ電路所取代。
下麵介紹ＥＣＬ和Ｉ２Ｌ兩種電路的工作原理和主要特點。
１．射極耦合邏輯門電路（犈犆犔門電路）ＥＣＬ門電路是一種非飽和型高速邏輯門電路。它的工作速度比其他ＴＴＬ電路快得多，是所有邏輯電路中工作速度最快的。它主要用於高速和超高速數字係統中。
（１）ＥＣＬ門電路的結構和工作原理圖３．３．３３（ａ）所示為ＥＣＬ或非／或門的典型電路。它主要由輸入級、基準電壓和射極輸出級三部分組成。圖３．３．３３（ｂ）為其邏輯符號。
圖３．３．３３犈犆犔或非／或門電路和邏輯符號電路的電源電壓犞ＥＥ＝－５．２Ｖ，Ｔ３基準電壓犞ＢＢ＝－１．３Ｖ，由Ｔ４組成的射極跟隨器提供；犃、犅輸入犞Ｉ的高電平犞ＩＨ＝－０．９Ｖ、低電平犞ＩＬ＝－１．７５Ｖ；輸出級為由Ｔ５和Ｔ６組成的射極跟隨器，用以提高驅動外接負載的能力和實現電平移動，使輸出的高、低電平與輸入的高、低電平匹配。犚Ｌ１和犚Ｌ２為射極跟隨器的外接負載。
ＥＣＬ門電路的工作原理如下：①輸入犃、犅都為低電平－１．７５Ｖ時，由於Ｔ３基極電壓犞ＢＢ＝－１．３Ｖ，大於犃、犅輸入的低電平，因此，Ｔ３優先導通，發射極電壓犞Ｅ＝犞ＢＢ－犞ＢＥ３＝（－１．３－０．７）Ｖ＝－２Ｖ，這時，Ｔ１和Ｔ２間電壓隻有０．２５Ｖ，小於其門限電壓犞ｔｈ（０．５Ｖ），都工作在截止狀態，集電極輸出電壓：犞Ｃ１≈０Ｖ，經Ｔ５發射極輸出犞Ｏ１＝犞ＣＥ５＝－０．７Ｖ，為高電平。又由於Ｔ３導通，集電極輸出電壓犞Ｃ３，約為－１Ｖ，經Ｔ６發射極輸出犞Ｏ２＝－（犞ＣＥ６＋犞Ｃ３）＝－（１．７＋１）Ｖ＝－１．７Ｖ，為低電平。這時，Ｔ３集電極為反偏，工作在放大狀態。
由上分析可知，當輸入犃、犅都為低電平時，輸出犔１為高電平，犔２為低電平。
②輸入犃、犅中有高電平－０．９Ｖ時，設犃輸入電壓犞Ａ＝－０．９Ｖ，大於犞ＢＢ，Ｔ１優先導通，發射極電壓犞Ａ＝犞Ｅ＝犞Ａ犞ＢＥ１＝（－０．９－０．７）Ｖ＝－１．６Ｖ，使Ｔ３截止，集電極輸出電壓８４數字電子技術ＶＣ３＝０Ｖ，經Ｔ６發射極輸出犞Ｏ２＝－犞ＢＥ６≈－０．７Ｖ。由於Ｔ１導通，集電極輸出犞Ｃ１約為－１Ｖ，經Ｔ５發射極輸出犞Ｏ１＝－（犞ＢＥ５＋犞Ｃ１）＝－（０．７＋１）Ｖ＝－１．７Ｖ，為低電平。這時，Ｔ１集電極近為零偏，並沒有工作在飽和狀態。由於Ｔ１和Ｔ２兩管並聯，因此，輸入犃、犅中任一或全部為高電平時，輸出犔１為低電平，犔２為高電平。
由上分析可知，輸出犔１和犔２與輸入犃、犅之間的邏輯關係為犔１＝犃＋犅，犔２＝犃＋犅。
可見，圖中所示的ＥＣＬ電路具有或非／或邏輯功能。
（２）ＥＣＬ門電路的主要優點①開關速度高由於ＥＣＬ門電路中的三極管都工作在非飽和狀態，它沒有存儲時間。電路中的電阻值和輸出高、低電平差值都很小，縮短了電路各點電位的上升時間和下降時間。輸出級為射極跟隨器，輸出電阻很小，負載電容充電時間很短，從而大大提高了電路的開關速度。其平均傳輸延遲時間狋ｐｄ＝（０．５～３）ｎｓ，工作頻率犳＝（２００～１０００）ＭＨｚ。
②負載能力強因為采用了射極跟隨器作為ＥＣＬ門電路輸出級，所以輸出阻抗很低，可提供較大的負載電流，其扇出係數可達９０以上。實際應用中，當扇出係數過大時，負載電容會隨之增大，這樣就降低了電路的工作速度。為了保證電路高速的優點，扇出係數不能過大，通常控製在１０以內。
③邏輯組合靈活ＥＣＬ門電路的或非／或兩個互補輸出端，給電路邏輯組合設計帶來不少方便。
（３）ＥＣＬ門電路的主要缺點①抗幹擾能力差ＥＣＬ門電路輸入的高、低電平的幅度變化範圍較小，大約隻有０．８Ｖ，所以它的噪聲容限較小，抗幹擾能力較差。
②功耗大ＥＣＬ電路所有三極管都工作在非飽和狀態，同時電路中的電阻值又較小。因此，它的功耗比ＴＴＬ門電路大，每門功耗大約在４０～６０ｍＷ。
③輸出電平穩定度差由於輸出電平受Ｔ５、Ｔ６發射結導通壓降和Ｔ１、Ｔ３的輸出電壓犞Ｃ１和犞Ｃ３的影響，因此輸出電平的穩定度較差。
２．集成注入邏輯門電路（犐２犔門電路）集成注入邏輯門電路，又稱Ｉ２Ｌ或ＩＩＬ門電路。其電路結構簡單，功耗低，特別適合用於製造大規模和超大規模集成電路。
（１）Ｉ２Ｌ門電路的結構和工作原理圖３．３．３４（ａ）所示為Ｉ２Ｌ門電路的基本邏輯單元電路。它由一個ＰＮＰ型三極管Ｔ１和一個多集電極ＮＰＮ三極管Ｔ２組成。Ｔ１基極接地，為共基電路，工作在恒流狀態，並向Ｔ２基極注入電流。因此，該電路又稱為注入邏輯電路。圖３．３．３４（ｂ）為等效電路，圖３．３．３４（ｃ）和圖３．３．３４（ｄ）為簡化電路和邏輯符號。下麵討論圖３．３．３４（ａ）所示Ｉ２Ｌ門電路的工作原理。
第３章集成邏輯門電路８５圖３．３．３４犐２犔基本邏輯單元電路及邏輯符號①當輸入犃為低電平時，Ｔ２截止，Ｔ１的集電極電流犐ｏ從輸入端犃流出，輸出犆１和犆２為高電平（通常犆１和犆２通過電阻接正電源）。
②當輸入犃為高電平或懸空時，Ｔ１集電極電流犐ｏ流入Ｔ２基極，Ｔ２飽和導通，輸出犆１和犆２為低電平。
根據以上分析，可知輸出犆１、犆２和輸入犃之間都為反相邏輯關係，是非門電路。
利用Ｉ２Ｌ門電路多集電極輸出的特點，可很方便地構成其他較複雜的邏輯電路。圖３．３．３５（ａ）所示為采用輸出線與的方法構成或非門和非門，輸出犔＝犃·犅＝犃＋犅。另兩個輸出分別為犃和犅。
圖３．３．３５犐２犔或非門／非門（２）Ｉ２Ｌ門電路的主要優點①電路結構簡單，集成度高Ｉ２Ｌ門電路基本邏輯單元由一個ＰＮＰ型三極管和一個ＮＰＮ型三極管組成，電路簡單，而且ＰＮＰ型三極管可做成多集電極三極管，不需為每個邏輯單元都設置一個ＰＮＰ型三極管，再加電路中沒有電阻，各邏輯單元之間不需隔離，大大節約了芯片麵積，提高了集成度。
②工作電壓低、功耗小Ｉ２Ｌ門電路的電源電壓隻要大於０．８Ｖ就能正常工作，而且每個邏輯單元的工作電流可小於１ｎＡ。因此，它的功耗極低，集成度可做到很高。
８６數字電子技術③品質因數好Ｉ２Ｌ門電路的功耗極小，平均傳輸延遲時間狋ｐｄ也不大。因此，功耗延時積也很小，它的性能比其他ＴＴＬ電路優越得多，較好地解決了功耗與速度之間的矛盾。
（３）Ｉ２Ｌ門電路的主要缺點①抗幹擾能力差Ｉ２Ｌ門電路輸出的高電平約為０．７Ｖ、低電平約為０．１Ｖ，邏輯擺幅隻有０．６Ｖ左右。因此，它的抗幹擾能力較差。
②開關速度不夠高Ｉ２Ｌ門電路屬飽和型邏輯電路，它的開關速度不可能很高，其平均傳輸延遲時間狋ｐｄ一般為２０～５０ｎｓ。
３．３．６ＴＴＬ集成邏輯門電路的使用注意事項１．電源電壓及電源幹擾的消除電源電壓的變化對５４係列應滿足５Ｖ±１０％、對７４係列應滿足５Ｖ±５％的要求，電源的正極和地線不可接錯。為了防止外來幹擾通過電源串入電路，需要對電源進行濾波，通常在印刷電路板的電源輸入端接入１０～１００μＦ成的電容進行濾波，在印刷電路板上，每隔６～８個門加接一個０．０１～０．１μＦ的電容對高頻進行濾波。
２．輸出端的連接具有推拉輸出結構的ＴＴＬ門電路的輸出不允許直接並聯使用。輸出端不允許直接接電源犞ＣＣ或直接接地。使用時，輸出電流應小於產品手冊上規定的最大值。三態輸出門的輸出可並聯使用，但在同一時刻隻能有一個門工作，其他門輸出處於高阻狀態。集電極開路門出端可並聯使用，但公共輸出端和電源犞ＣＣ之間應接負載電阻犚Ｌ。
３．閑置輸入端的處理ＴＴＬ集成門電路使用時，對於閑置輸入端（不用的輸入端）一般不懸空，主要是防止幹擾信號從懸空輸入端上引入電路。對於閑置輸入的處理以不改變電路邏輯功能及工作穩定性為原則。常用的方法有以下幾種。
（１）對於與非門的閑置輸入端，可直接接電源電壓犞ＣＣ，或通過１ｋΩ～１０ｋΩ的電阻接電源犞ＣＣ，如圖３．３．３６（ａ）和３．３．３６（ｂ）所示。
（２）如前級驅動能力允許時，可將閑置輸入端與有用輸入端並聯使用，如圖３．３．３６（ｃ）所示。
（３）在外界幹擾很小時，與非門的閑置輸入端可以剪斷或懸空，如圖３．３．３６（ｄ）所示。
但不許接開路長線，以免引入幹擾而產生邏輯錯誤。
（４）或非門不使用的閑置輸入端應接地，對與或非門中不使用的與門至少有一個輸入端接地，如圖３．３．３６（ｅ）和圖３．３．３６（ｆ）所示。
４．電路安裝接線和焊接應注意的問題（１）連線要盡量短，最好用絞合線。
（２）整體接地要好，地線要粗、短。
（３）焊接用的烙鐵最好不大於２５Ｗ，使用中性焊劑，如鬆香酒精溶液，不可使用焊油。
（４）由於集成電路外引線間距離很近，焊接時焊點要小，不得將相鄰引線短路，焊接時第３章集成邏輯門電路８７圖３．３．３６與非門和或非門閑置輸入端的處理間要短。
（５）印刷電路板焊接完畢後，不得浸泡在有機溶液中清洗，隻能用少量酒精擦去外引線上的助焊劑和汙垢。
５．調試中應注意的問題（１）對ＣＴ５４／ＣＴ７４和ＣＴ５４Ｈ／ＣＴ７４Ｈ係列ＴＴＬ電路，輸出的高電平不小於２．４Ｖ，輸出低電平不大於０．４Ｖ。對ＣＴ５４Ｓ／ＣＴ７４Ｓ和ＣＴ５４ＬＳ／ＣＴ７４ＬＳ係列的ＴＴＬ電路，輸出的高電平不小於２．７Ｖ，輸出的低電平不大於０．５Ｖ。上述４個係列輸入的高電平不小於２．４Ｖ，低電平不大於０．８Ｖ。
（２）當輸出高電平時，輸出端不能碰地，不然會使Ｔ４因電流過大而燒壞。輸出低電平時，輸出端不能碰電源犞ＣＣ＝５Ｖ，否則Ｔ３同樣會燒壞。
３．４犆犕犗犛集成邏輯門電路ＣＭＯＳ邏輯門是互補金屬氧化物半導體場效應管門電路的簡稱，它由增強型ＰＭＯＳ管和增強型ＮＭＯＳ管組成，是繼ＴＴＬ電路之後開發出來的數字集成器件。ＣＭＯＳ數字集成電路分為４０００係列和高速係列，我國生產的ＣＣ４０００係列和國際上４０００係列同序號產品可互換使用。高速ＣＭＯＳ（ＨＣＭＯＳ）數字集成電路主要有５４／７４ＨＣ和５４／７４ＨＣＴ兩個係列，後者可與同序號的ＴＴＬ產品互換使用。由於ＣＭＯＳ數字集成電路具有微功耗和高抗幹擾能力等突出優點，因此，在中、大規模數字集成電路中有著廣泛的應用，目前已超越ＴＴＬ成為占據市場統治地位的邏輯器件。下麵先討論ＣＭＯＳ反相器，然後介紹其他ＣＭＯＳ邏輯門電路。
３．４．１ＣＭＯＳ反相器ＣＭＯＳ邏輯門電路是由Ｎ溝道ＭＯＳＦＥＴ和Ｐ溝道ＭＯＳＦＥＴ互補而成，通常稱為互８８數字電子技術補型ＭＯＳ邏輯電路，簡稱ＣＭＯＳ邏輯電路。
圖３．４．１（ａ）表示ＣＭＯＳ反相器電路，由兩隻增強型ＭＯＳＦＥＴ組成，其中一個為Ｎ溝道結構，另一個為Ｐ溝道結構。它們的柵極相連作為反相器的輸入端，漏極相連作為反相器的輸出端。ＴＰ的源極接正電源犞ＤＤ，ＴＮ的源極接地。圖３．４．１（ｂ）是在本書中使用的簡化電路。為了電路能正常工作，要求電源犞ＤＤ大於兩管開啟電壓絕對值之和，即犞ＤＤ＞（犞ＴＮ＋犞ＴＰ），且犞ＴＮ＝犞ＴＰ。
圖３．４．１犆犕犗犛非門電路１．工作原理首先考慮兩種極限情況：當犞ｉ處於邏輯０時，相應的電壓近似為０Ｖ；而當犞ｉ處於邏輯１時，相應的電壓近似為犞ＤＤ。假設在兩種情況下，Ｎ溝道管ＴＮ為工作管，Ｐ溝道管ＴＰ為負載管。但是，由於電路是互補對稱的，這種假設可以是任意的，相反的情況亦將導致相同的結果。
（１）當輸入為低電平，即犞ｉ＝０Ｖ時，ＴＮ截止，ＴＰ導通，ＴＮ的截止電阻約為５００ＭΩ，ＴＰ的導通電阻約為７５０Ω。所以輸出犞Ｏ≈犞ＤＤ，即犞Ｏ為高電平。
（２）當輸入為高電平，即犞ｉ＝犞ＤＤ時，ＴＮ導通，ＴＰ截止，ＴＮ的導通電阻約為７５０Ω，ＴＰ的截止電阻約為５００ＭΩ。所以，輸出犞Ｏ≈０Ｖ，即犞Ｏ為低電平。該電路實現了非邏輯犔＝犃。
通過以上分析可以看出，在ＣＭＯＳ非門電路中，無論電路處於何種狀態，ＴＮ、ＴＰ中總有一個截止，所以它的靜態功耗極低，有微功耗電路之稱。
２．電壓傳輸特性設ＣＭＯＳ非門的電源電壓犞ＤＤ＝１０Ｖ，兩管的開啟電壓為犞ＴＮ＝犞ＴＰ＝２Ｖ。
（１）當犞ｉ＜２Ｖ，ＴＮ截止，ＴＰ導通，輸出犞ｏ≈犞ＤＤ＝１０Ｖ。
（２）當２Ｖ＜犞ｉ＜５Ｖ，ＴＮ和ＴＰ都導通，但ＴＮ的柵源電壓＜ＴＰ柵源電壓絕對值，即ＴＮ工作在飽和區，ＴＰ工作在可變電阻區，ＴＮ的導通電阻＞ＴＰ的導通電阻。所以，這時犞Ｏ開始下降，但下降不多，輸出仍為高電平。
（３）當犞ｉ＝５Ｖ，ＴＮ的柵源電壓＝ＴＰ柵源電壓絕對值，兩管都工作在飽和區，且導通圖３．４．２犆犕犗犛反相器的傳輸特性第３章集成邏輯門電路８９電阻相等。所以，犞Ｏ＝（犞ＤＤ／２）＝５Ｖ。
（４）當５Ｖ＜犞ｉ＜８Ｖ，情況與（２）相反，ＴＰ工作在飽和區，ＴＮ工作在可變電阻區，ＴＰ的導通電阻＞ＴＮ的導通電阻，所以犞Ｏ變為低電平。
（５）當犞ｉ＞８Ｖ，ＴＰ截止，ＴＮ導通，輸出犞Ｏ＝０Ｖ。可見，兩管在犞ｉ＝犞ＤＤ／２處轉換狀態，所以ＣＭＯＳ門電路的閾值電壓（或稱門檻電壓）犞ｔｈ＝犞ＤＤ／２。
３．工作速度因為ＣＭＯＳ反相器電路具有互補對稱的性質，所以它的開通時間與關閉時間是相等的。電路工作時總有一個管子導通，且管子的導通電阻做得較小，充放電的時間常數就較小，當帶電容負載時，給電容充電和放電過程都比較快。圖３．４．３（ａ）所示為犞ｉ＝０時，ＴＮ截止，ＴＰ導通。這時由犞ＤＤ通過導通的ＴＰ向負載電容犆Ｌ充電；圖３．４．３（ｂ）所示為犞ｉ＝１時，ＴＰ截止，ＴＮ導通，這時負載電容犆Ｌ通過導通的ＴＮ放電。可見，充電、放電都是低電阻回路，所以速度較快。ＣＭＯＳ非門的平均傳輸延遲時間約為１０ｎｓ。
圖３．４．３犆犕犗犛非門帶電容負載的情況３．４．２其他功能的ＣＭＯＳ門電路ＣＭＯＳ係列邏輯門電路中，除上述介紹的反相器（非門）外，還有與非門、或非門、與或非門、異或門、開路門、三態門和傳輸門等電路，並且實際的ＣＭＯＳ邏輯電路，許多都帶有輸入保護電路和緩衝電路。
１．犆犕犗犛與非門和或非門電路（１）ＣＭＯＳ與非門電路圖３．４．４所示為二輸入端ＣＭＯＳ與非門電路，其中包括兩個串聯的Ｎ溝道增強型ＭＯＳ管和兩個並聯的Ｐ溝道增強型ＭＯＳ管。一個ＮＭＯＳ管和一個ＰＭＯＳ管的柵極連接在一起，與一個輸入端相接。當輸入端犃、犅中隻要有一個為低電平時，就會使與它相連的ＮＭＯＳ管截止，與它相連的ＰＭＯＳ管導通，輸出為高電平；僅當犃、犅全為高電平時，才會使兩個串聯的ＮＭＯＳ管都導通，使兩個並聯的ＰＭＯＳ管都截止，輸出為低電平。
這樣，就實現了與非的邏輯功能，即犔＝犃·犅幾個輸入端的與非門就必須有幾個ＮＭＯＳ管串聯和幾個ＰＭＯＳ管並聯。相應地，其邏輯表達式為犔＝犃·犅·犆…９０數字電子技術圖３．４．４犆犕犗犛與非門電路圖３．４．５犆犕犗犛或非門電路（２）ＣＭＯＳ或非門電路圖３．４．５所示是二輸入端ＣＭＯＳ或非門電路，其中包括兩個並聯的ＮＭＯＳ管和兩個串聯的ＰＭＯＳ管。一個ＮＭＯＳ管和一個ＰＭＯＳ管的柵極連接在一起，引出一個輸入端。
當輸入端犃、犅中隻要有一個為高電平時，就會使與它相連的ＮＭＯＳ管導通，與它相連的ＰＭＯＳ管截止，輸出為低電平；僅當犃、犅全為低電平時，兩個並聯ＮＭＯＳ管都截止，兩個串聯的ＰＭＯＳ管都導通，輸出為高電平。
因此，這種電路具有或非的邏輯功能，其邏輯表達式為犔＝犃＋犅當需要增加輸入端個數到狀時，隻要有狀個ＮＭＯＳ管並聯和狀個ＰＭＯＳ管串聯，仿照圖３．４．５的連接方式，就可以做成狀個輸入端的或非門，從而實現或非邏輯功能：犔＝犃＋犅＋犆＋…根據以上ＣＭＯＳ與非門和或非門電路的討論可知，如果輸入端的數目越多，則串聯的管子也越多。若串聯的管子全部導通時，其總的導通電阻會增加，以致影響輸出電平，使與非門的低電平升高，而使或非門的高電平降低。所以，ＣＭＯＳ邏輯門電路的輸入端不宜過多，並且在ＣＭＯＳ電路的輸入和輸出端增加緩衝電路，即ＣＭＯＳ反相器，以規範電路的輸入和輸出邏輯電平。
２．犆犕犗犛與或非門電路ＣＭＯＳ與或非門電路如圖３．４．６所示。當輸入犃、犅都為高電平時，Ｔ２、Ｔ４導通同時Ｔ３、Ｔ７截止，輸出低電平；或者當犆、犇都為高電平時，Ｔ６、Ｔ８導通同時Ｔ１、Ｔ５截止，輸出為低電平；否則，輸出為高電平。實現了與或非邏輯，犔＝犃犅＋犆犇。
３．犆犕犗犛異或門電路ＣＭＯＳ異或門電路圖３．４．７所示，它是由兩級組成，前級為或非門，輸出為犡＝犃＋犅。
後級為與或非門，經過邏輯變換，可得犔＝犃·犅＋犡＝犃·犅＋犃＋犅＝犃·犅＋犃·犅＝（犃＋犅）（犃＋犅）＝犃犅＋犃犅＝犃犅。
即輸出犔為輸入犃、犅的異或。
第３章集成邏輯門電路９１圖３．４．６犆犕犗犛與或非門電路圖３．４．７犆犕犗犛異或門電路在異或門後麵加接一級反相器就成為異或非門，便具有犔＝犃犅＋犃犅＝犃犅＋犃犅＝犃⊙犅邏輯的功能，所以異或非門也稱為同或門。
４．輸入、輸出保護電路和緩衝電路ＣＭＯＳ邏輯門通常接入輸入、輸出保護電路和緩衝電路，其電路結構圖如圖３．４．８所示。圖中的基本邏輯功能電路可以是前麵介紹的反相器、與非門、或非門或者它們的組合等任意一種電路。由於這些緩衝電路具有統一的參數，使得集成邏輯門電路的輸入和輸出特性，不再因內部邏輯不同而發生變化，從而使電路的性能得到改善。
圖３．４．８實際集成犆犕犗犛門電路結構圖（１）輸入保護電路ＣＭＯＳ門電路的輸入端是ＭＯＳ管的柵極，在柵極與溝道之間是很薄的ＳｉＯ２層，小於０．１μｍ，極易被擊穿。而輸入電阻高達１０１２Ω以上，輸入電容為幾皮法。電路在使用前輸入端是懸空的，隻要外界有很小的靜電源，都會在輸入端積累電荷而將柵極擊穿。因此，在ＣＭＯＳ電路的輸入端都增加了二極管保護電路，圖３．４．９所示為輸入保護電路和輸入緩衝電路。圖中犆Ｎ和犆Ｐ分別表示ＴＮ和ＴＰ的柵極等效電容，Ｄ１和Ｄ２是正向導通壓降犞ＤＦ＝０．５～０．７Ｖ的二極管，Ｄ２是分布式二極管結構，用虛線和兩個二極管表示。這種分布９２數字電子技術式二極管結構可以通過較大的電流，使得輸入引腳上的靜電荷得以釋放，從而保護了ＭＯＳ管的柵極絕緣層。二極管的反向擊穿電壓約為３０Ｖ，小於柵極ＳｉＯ２層的擊穿電壓。
輸入電壓在正常範圍內（０≤犞Ｉ≤犞ＤＤ），保護電路不起作用。當犞Ｉ＞（犞ＤＤ＋犞ＤＦ）或，犞Ｉ＜－犞ＤＦ時，ＭＯＳ管的柵極電位被限製在－犞ＤＦ～（犞ＤＤ＋犞ＤＦ）之間，使柵極的圖３．４．９輸入保護電路及緩衝電路ＳｉＯ２層不會被擊穿。如果輸入電平發生突變時的過衝電壓超出上述輸入電壓範圍，能使二極管Ｄ１或Ｄ２首先被擊穿。當過衝時間較短時，二極管仍能恢複工作；當過衝時間較長或過衝電壓很大時，可能損壞二極管，進而使ＭＯＳ管柵極被擊穿。
另外，電阻犚Ｓ和ＭＯＳ管的柵極電容組成積分網絡，使輸入信號的過衝電壓延遲一段時間才作用到柵極上，而且幅度有所衰減。為減小這種延遲對電路動態性能的影響，犚Ｓ值不宜過大，一般多晶矽柵極電阻為２５０Ω。
邏輯門電路輸出端也接入靜電保護二極管，確保輸出不超出正常的工作範圍。
（２）ＣＭＯＳ邏輯門的緩衝電路圖３．４．４和圖３．４．５所示的ＣＭＯＳ與非門和或非門電路的輸入端數目都可以增加。
但是當輸入端數目增加時，對於與非門電路來說，串聯的ＮＭＯＳ管數目要增加，並聯的ＰＭＯＳ管數目也要增加，這樣會引起輸出的低電平變高；對於或非門電路來說，並聯的ＮＭＯＳ管數目要增加，串聯的ＰＭＯＳ管數目也要增加，這樣會引起輸出的高電平變低。為了穩定輸出高低電平，在目前生產的ＣＭＯＳ門電路中，在輸入、輸出端分別加了反相器作緩衝級，圖３．４．１０所示為帶緩衝級的二輸入端與非門電路。圖中Ｔ１和Ｔ２、Ｔ３和Ｔ４、Ｔ９和Ｔ１０分別組成三個反相器，Ｔ５、Ｔ６、Ｔ７、Ｔ８組成或非門。由於輸入、輸出端加了反相器作為緩衝電路，所以電路的邏輯功能也發生了變化。圖中的基本邏輯功能電路是或非門，增加了緩衝器後的邏輯功能為與非功能，經過邏輯變換，可得犃＋犅＝犃·犅。圖３．４．１１是帶緩衝電路的ＣＭＯＳ與非門的邏輯圖。
圖３．４．１０帶緩衝級的二輸入端與非門電路第３章集成邏輯門電路９３圖３．４．１１帶緩衝電路的犆犕犗犛與非門的邏輯圖５．犆犕犗犛漏極開路門和三態（犜犛犔）輸出門電路如果從ＣＭＯＳ集成電路的輸出端看，ＣＭＯＳ漏極開路門和三態輸出門又具有和前麵幾種門電路不同的輸出結構。
（１）ＣＭＯＳ漏極開路（ＯＤ門）ＯＤ門與ＴＴＬ集電極開路門（ＯＣ門）對應，其特點是可以實現線與。可以用來進行邏輯電平變換，具有較強的帶負載（指的是ＣＭＯＳ門電路作負載）能力等。ＯＤ門有多種形式。
圖３．４．１２所示是漏極開路的ＣＭＯＳ與非門的電路圖、邏輯符號及輸出線與連接圖。注意使用時必須外接電阻犚Ｐ，犚Ｐ的選擇原則等同於ＯＣ門中的犚Ｐ的選擇原則。
圖３．４．１２漏極開路（犗犇）與非門電路（２）三態（ＴＳＬ）輸出門電路利用ＯＤ門雖然可以實現線與的功能，但外接電阻犚Ｐ的選擇要受到一定的限製而不能取得太小，因此影響了工作速度。同時它省去了有源負載，使得帶負載能力下降。為保持推拉式輸出級的優點，又能作線與連接，跟ＴＴＬ三態門電路相似，人們也開發了ＣＭＯＳ三態輸出門電路，它的輸出也具有高電平、低電平和高阻態（禁止態）這三種狀態。
ＣＭＯＳ三態輸出門是在普通門電路的基礎上增加控製端和控製電路構成，其電路結構可以有多種形式，如圖３．４．１３所示。它是在ＣＭＯＳ反相器基礎上增加一個Ｐ溝道和一個Ｎ溝道ＭＯＳ管ＴＰ２、ＴＮ２並分別與反相器的ＴＰ１、ＴＮ１串聯而構成。其工作原理是：當犈犖＝０時，ＴＰ２和ＴＮ２同時導通，ＴＮ１和ＴＰ１組成的非門正常工作，輸出犔＝犃。
當犈犖＝１時，ＴＰ２和ＴＮ２同時截止，輸出犔對地和對電源都相當於開路，為高阻狀態。
所以，這是一個使能端犈犖為低電平有效的三態門，邏輯符號如圖３．４．１３（ｂ）所示。
９４數字電子技術圖３．４．１３低電平使能的犆犕犗犛三態非門圖３．４．１４（ａ）所示為高電平使能的三態輸出緩衝電路，其中犃是輸入端，犔為輸出端，犈犖是控製信號輸入端，即使能端，圖３．４．１４（ｂ）是它的邏輯符號。
圖３．４．１４高電平使能的三態輸出門電路當使能端犈犖＝１時，如果犃＝０，則犅＝１，犆＝１，使得ＴＮ導通，同時ＴＰ截止，輸出端犔＝０；如果犃＝１，則犅＝０，犆＝０，使得ＴＮ截止，ＴＰ導通，輸出端犔＝１。當使能端犈犖＝０時，不論犃的取值為何，都使得犅＝１，犆＝０，則ＴＮ和ＴＰ均截止，電路的輸出端出現開路，既不是低電平，又不是高電平，是高阻工作狀態。
這就是說，當犈犖為有效的高電平時，電路處於正常邏輯工作狀態，犔＝犃。而當犈犖為低電平時，電路處於高阻狀態。圖３．４．１４（ａ）所示三態門電路的真值表如表３．４．１所示，其中×表示犃可以是０或１。
表３．４．１高電平使能三態門電路的真值表使能犈犖輸入犃輸出犔１００１１１０×高阻圖３．４．１５傳輸門控製的犆犕犗犛三態非門電路第３章集成邏輯門電路９５圖３．４．１５所示的是低電平使能、傳輸門控ＣＭＯＳ三態非門電路，它是在反相器基礎上增加一級ＣＭＯＳ傳輸門（下麵再作介紹）作為反相器的控製開關。當犈犖＝０時，傳輸門導通，輸出犔＝犃；當犈犖＝１時，傳輸門截止，輸出呈現高阻態。
ＣＭＯＳ電路在使用時應注意對輸入電路進行靜電防護，在電路焊接和調試時注意對電烙鐵、儀器等的良好接地，輸入端不要懸空。另外，輸入端接長線時（如兩塊電路板間通過接插件連接）應串接保護電阻，以限製振蕩脈衝。
６．犆犕犗犛傳輸門傳輸門（ＴｒａｎｓｍｉｓｓｉｏｎＧａｔｅ，ＴＧ）的應用比較廣泛，可以作為基本單元電路構成各種邏輯電路，用於數字信號的傳輸；也可以在取樣———保持電路、斬波電路、模數和數模轉換等電路中傳輸模擬信號，作為模擬開關。
傳輸門電路由一個Ｎ溝道增強型和一個Ｐ溝道增強型ＭＯＳＦＥＴ並聯組成，如圖３．４．１６（ａ）所示，邏輯符號如圖３．４．１６（ｂ）所示。犆和犆為控製端，使用時總是加互補的信號。為什麼ＣＭＯＳ傳輸門既可以傳輸數字信號，又可以傳輸模擬信號呢？下麵簡要分析它的工作原理。
圖３．４．１６犆犕犗犛傳輸門及模擬開關設兩管的開啟電壓犞ＴＮ＝犞ＴＰ。如果要傳輸的信號犞ｉ的變化範圍為０～犞ＤＤ，則將控製端犆和犆的高電平設置為犞ＤＤ，低電平設置為０，並將ＴＮ的襯底接低電平０Ｖ，ＴＰ的襯底接高電平犞ＤＤ。
當犆接高電平犞ＤＤ，犆接低電平０Ｖ時，若０Ｖ＜犞ｉ＜（犞ＤＤ－犞ＴＮ），ＴＮ導通；若犞ＴＰ≤犞ｉ≤犞ＤＤ，ＴＰ導通。即犞ｉ在０～犞ＤＤ的範圍變化時，至少有一管導通，輸出與輸入之間呈低電阻，將輸入電壓傳到輸出端，犞ｏ＝犞ｉ，相當於開關閉合。
當犆接低電平０Ｖ，犆接高電平犞ＤＤ，犞ｉ在０～犞ＤＤ的範圍變化時，ＴＮ和ＴＰ都截止，輸出呈高阻狀態，輸入電壓不能傳到輸出端，相當於開關斷開。
可見，ＣＭＯＳ傳輸門實現了信號的可控傳輸。由於ＴＮ和ＴＰ的源極和漏極可以互換，所以ＣＭＯＳ傳輸門是雙向器件，即輸入和輸出端允許互換使用。ＣＭＯＳ傳輸門的導通電阻小於１ｋΩ。當後麵接ＭＯＳ電路（輸入電阻達１０１０Ω）或運算放大器（輸入電阻達ＭΩ）時，可以忽略不計。
模擬開關就是把ＣＭＯＳ傳輸門和一個非門組合起來，由非門產生互補的控製信號來控製的開關，如圖３．４．１６（ｃ）所示。
由於ＣＭＯＳ傳輸門的傳輸延遲時間短、結構簡單，除了作為傳輸模擬信號的開關外，也９６數字電子技術用於各種邏輯電路的基本單元電路，例如數據選擇／分配器、觸發器等。用ＣＭＯＳ傳輸門構成的２選１數據選擇器如圖３．４．１７所示。當控製端犆＝０時，輸入端犡的信號被傳到輸出端，犔＝犡；而當犆＝１時，犔＝犢。
３．４．３高速ＣＭＯＳ門電路自ＣＭＯＳ電路問世以來，便以其低功耗、高抗幹擾能力等突出的優點引起了用戶和生產廠商的普遍重圖３．４．１７傳輸門構成的數據選擇器視。然而早期生產的ＣＭＯＳ器件是ＣＭＯＳ４０００係列，其工作速度較低，而且不易與當時最流行的邏輯係列———雙極型ＴＴＬ電路相匹配，使它的應用範圍受到了一定的限製。高速ＣＭＯＳ（ＨＣ和ＨＣＴ係列）與４０００係列相比，具有較高的工作速度、較強的負載能力。因此，應用領域十分廣闊。
高速ＣＭＯＳ門電路主要有５４係列軍用產品和７４係列民用產品。５４係列和７４係列的環境溫度不同，７４係列的工作溫度是－４０～８５℃，５４係列的工作溫度是－５５～１２５℃。５４係列的製造方法與７４係列相同，隻是檢測、篩選方法和標準不同，還有許多其他的說明資料，當然價格也高。使用時可以根據不同的條件和要求選擇不同類型的產品。
這裏介紹兩個７４係列ＣＭＯＳ門電路：ＨＣ（ＨｉｇｈｓｐｅｅｄＣＭＯＳ，高速ＣＭＯＳ）和ＨＣＴ（ＨｉｇｈｓｐｅｅｄＣＭＯＳ，ＴＴＬＣｏｍｐａｔｉｂｌｅ，與ＴＴＬ兼容的高速ＣＭＯＳ）。
ＨＣ係列隻用於ＣＭＯＳ邏輯的係統中，並可用２～６Ｖ的電源，即使采用５Ｖ電源，ＨＣ器件也不能與ＴＴＬ門電路兼容。ＨＣ門電路使用ＣＭＯＳ輸入電平。當用５Ｖ電源時，ＨＣ門電路的最小輸入高電平犞ＩＨ（ｍｉｎ）＝３．５Ｖ，最大輸入低電平犞ＩＬ（ｍａｘ）＝１．５Ｖ；ＨＣ門電路的最小輸出高電平犞ＯＨ（ｍｉｎ）＝３．８４Ｖ，最大輸出低電平犞ＯＬ（ｍａｘ）＝０．３３Ｖ，而ＴＴＬ器件的輸出高電平為２．４～３．５Ｖ。所以，ＨＣ門電路不能與ＴＴＬ門電路兼容。
ＨＣＴ係列門電路可直接與ＴＴＬ門電路互換。ＨＣＴ係列門電路也使用ＣＭＯＳ門電路輸入電平。當用５Ｖ電源時，ＨＣＴ係列門電路的最小輸入高電平犞ＩＨ（ｍｉｎ）＝２．０Ｖ，最大輸入低電平犞ＩＬ（ｍａｘ）＝０．８Ｖ；ＨＣＴ門電路的最小輸出高電平犞ＯＨ（ｍｉｎ）＝３．８４Ｖ，最大輸出低電平犞ＯＬ（ｍａｘ）＝０．３３Ｖ。
與ＴＴＬ門電路的輸出電平完全匹配，故可直接與ＴＴＬ門電路互換（ＴＴＬ用５Ｖ電源）。
當用５Ｖ電源時，ＨＣ係列和ＨＣＴ係列的ＣＭＯＳ門電圖３．４．１８犎犆係列和犎犆犜路的電壓傳輸特性，如圖３．４．１８所示。係列的傳輸特性３．４．４ＣＭＯＳ數字集成電路的係列１．犆犕犗犛數字集成電路係列（１）ＣＭＯＳ４０００係列這是早期的ＣＭＯＳ集成邏輯門產品，工作電源電壓範圍為３～１８Ｖ，由於具有功耗低、噪聲容限大、扇出係數大等優點，已得到普遍使用。缺點是工作速度較低，平均傳輸延遲時間為幾十納秒，且工作頻率低，最高工作頻率小於５ＭＨｚ，驅動能力差，門電路的輸出負載第３章集成邏輯門電路９７電流約為０．５１ｍＡ／門。因此，ＣＭＯＳ４０００係列的使用受到一定限製。
（２）高速ＣＭＯＳ電路（ＨＣＭＯＳ）係列該係列電路主要從製造工藝上做了改進，使其大大提高了工作速度，平均傳輸延遲時間小於１０ｎｓ，最高工作頻率可達５０ＭＨｚ。高速ＣＭＯＳ電路主要有５４係列和７４係列兩大類，其電源電壓範圍為２～６Ｖ。它們的主要區別是工作溫度不同，如表３．４．２所示。
表３．４．２犎犆犕犗犛電路５４係列和７４係列工作溫度的對比５４係列７４係列參數最小一般最大最小一般最大工作溫度／℃－５５２５１２５－４０２５８５由表３．４．２可知，ＨＣＭＯＳ電路５４係列更適合在溫度條件惡劣的環境中工作，而７４係列則適合在常規條件下工作。
２．犆犕犗犛４０００係列和犎犆犕犗犛係列的比較ＣＭＯＳ４０００係列和ＨＣＭＯＳ係列的重要參數如表３．４．３所示。
表３．４．３犆犕犗犛４０００係列和犎犆犗犕犛係列參數比較係列名稱ＣＭＯＳ４０００５４ＨＣ／７４ＨＣ工作電壓／Ｖ５５平均功耗／ｍＷ５×１０－３５×１０－３平均傳輸延遲時間（每門）／ｎｓ４５８最高工作頻率／ＭＨｚ５５０噪聲容限／Ｖ２２輸出電流／ｍＡ０．５１４輸入電阻／Ω１０１２１０１２從表３．４．３可以看出，ＨＣＭＯＳ電路比ＣＭＯＳ４０００係列具有更高的工作頻率和更強的輸出驅動負載的能力，同時還保留了ＣＭＯＳ４０００係列的低功耗、高抗幹擾能力的優點，已達到ＣＴ５４ＬＳ／ＣＴ７４ＬＳ的水平，它完全克服了ＣＭＯＳ４０００係列存在的問題。因此，它是一種很有發展前途的ＣＭＯＳ器件。
３．犆犕犗犛數字集成電路的特點ＣＭＯＳ集成電路誕生於２０世紀６０年代末，經過製造工藝的不斷改進，在應用的廣度上，已經與ＴＴＬ電路平分秋色，它的技術參數從總體上說，已經達到或接近ＴＴＬ的水平，其中功耗、噪聲容限、扇出係數等參數優於ＴＴＬ。與ＴＴＬ數字集成電路相比，ＣＭＯＳ數字集成電路主要有以下特點：（１）功耗低ＣＭＯＳ數字集成電路的靜態功耗極小。如ＨＣＭＯＳ在電源電壓為５Ｖ時，靜態功耗為１０μＷ，而ＬＳＴＴＬ為１．２ｍＷ。
（２）電源電壓範圍寬ＣＭＯＳ４０００係列的電源電壓為３～１８Ｖ，ＨＣＭＯＳ電路為２～６Ｖ，這給電路電源電壓的９８數字電子技術選擇帶來了方便。如果采用４．５～５．５Ｖ電壓，則與ＬＳＴＴＬ可以共用同一電源。
（３）噪聲容限大ＣＭＯＳ非門的高、低電平噪聲容限均達到０．４５犞ＤＤ，其他ＣＭＯＳ門電路的噪聲容限一般也大於０．３犞ＤＤ，且電源電壓越大，其抗幹擾能力越強。因此，ＣＭＯＳ電路的噪聲容限比ＴＴＬ電路大得多。
（４）邏輯擺幅大ＣＭＯＳ數字集成電路輸出的高電平犞ＯＨ＞０．９犞ＤＤ，接近於電源電壓犞ＤＤ，而輸出的低電平犞ｏＬ≤０．０１犞ＤＤ，又接近於０Ｖ。因此，輸出邏輯電平幅度的變化接近電源電壓犞ＤＤ。
電源電壓越高，邏輯擺幅（即高、低電平之差）越大。
（５）輸入阻抗高在正常工作電源電壓範圍內，輸入阻抗可達１０１０～１０１２Ω。
（６）扇出係數大因ＣＭＯＳ電路有極高的輸入阻抗，故其扇出係數很大，一般額定扇出係數可達５０。但必須指出的是，扇出係數是指驅動ＣＭＯＳ電路的個數，若就灌電流負載能力和拉電流負載能力而言，ＣＭＯＳ電路是遠遠低於ＴＴＬ電路的負載電流的。
３．４．５ＣＭＯＳ數字集成電路使用注意事項１．防止靜電ＣＭＯＳ電路的柵極與溝道之間有一層絕緣的二氧化矽薄層，厚度僅為０．１～０．２μｍ。
由於ＣＭＯＳ電路的輸入阻抗很高，而輸入電容又很小，所以當不太強的靜電加在柵極上時，其電場強度將超過１０５Ｖ／ｃｍ。這樣強的電場極易造成柵極擊穿，導致永久損壞。所以，在使用時需注意以下幾點：（１）人體能感應出幾十伏的交流電壓，人們衣服的摩擦也會產生上千伏的靜電（尤其在冬天），故盡量不要用手接觸ＣＭＯＳ電路的引腳。
（２）焊接時宜使用２０Ｗ的內熱式電烙鐵，電烙鐵外殼應接地。為安全起見，也可先拔下電烙鐵的電源插頭，利用電烙鐵的餘熱進行焊接。焊接時間不要超過５ｓ。操作時，應避免穿戴尼龍、純滌綸等易生靜電的衣褲及手套等。
（３）長期不使用的ＣＭＯＳ集成電路，應用錫紙將全部引腳短路後包裝存放，待使用時再拆除包裝。
（４）更換集成電路時應先切斷電源。
（５）在存儲、攜帶或運輸ＣＭＯＳ器件和焊裝有ＭＯＳ器件的半成品印製板的過程中，應將集成電路和印製板放置於金屬容器內，也可用鋁箔將器件包封後放入普通容器內，但不要用易產生靜電的尼龍及塑料盒等容器，采用抗靜電的塑料盒當然也可以。
（６）裝配工作台上不宜鋪設塑料或有機玻璃板，最好鋪上一塊平整鋁板或鐵板，如沒有則什麼都不要鋪。
（７）在進行裝配或實驗時，電烙鐵、示波器、穩壓源等工具及儀器儀表都應良好接地，並要經常檢查，發現問題應及時處理。一種簡易檢查接地是否良好的方法是，在電烙鐵及儀器通電時，用電筆測試其外殼，若電筆發亮，說明接地不好；反之，則說明接地良好。
第３章集成邏輯門電路９９２．正確選擇電源由於ＣＭＯＳ集成電路的工作電源電壓範圍比較寬（ＣＤ４０００Ｂ／４５００Ｂ：３～１８Ｖ），故選擇電源電壓時首先考慮要避免超過極限電源電壓。其次要注意電源電壓的高低將影響電路的工作頻率，降低電源電壓會引起電路工作頻率下降或增加傳輸延遲時間。例如，ＣＭＯＳ觸發器，當犞ＤＤ由＋１５Ｖ下降至３Ｖ時，其最高工作頻率將從１０ＭＨｚ下降到幾十千赫茲。另外，提高電源電壓可以提高ＣＭＯＳ門電路的噪聲容限，從而提高電路係統的抗幹擾能力。
但電源電壓選得越高，電路的功耗越大。不過由於ＣＭＯＳ電路的功耗較小，所以功耗問題不是主要考慮的設計指標。
當ＣＭＯＳ電路輸入端施加的電壓過高（大於電源電壓）或過低（小於０Ｖ），或者電源電壓突然變化時，電源電流可能會迅速增大，燒壞器件。為防止燒壞器件，可采取如下措施：（１）要消除電源上的幹擾。
（２）在條件允許的情況下，盡可能降低電源電壓。如果電路工作頻率比較低，則用＋５Ｖ電源供電最好。
（３）對使用的電源增加限流措施，使電源電流被限製在３０ｍＡ以內。
３．對輸入端的處理在使用ＣＭＯＳ電路器件時，一般對輸入端有以下要求：（１）應保證輸入信號幅值不超過ＣＭＯＳ電路的電源電壓，即滿足犞ＳＳ≤犞Ｉ≤犞ＤＤ，一般犞ＳＳ＝０Ｖ。
（２）輸入脈衝信號的上升和下降時間一般應小於數微秒，否則將會造成電路工作不穩定或者損壞器件。
（３）所有不用的輸入端不能懸空，應根據實際要求接入適當的電壓（犞ＤＤ或０Ｖ）。由於ＣＭＯＳ集成電路輸入阻抗極高，所以一旦輸入端懸空，極易受外界噪聲影響，從而破壞了電路的正常邏輯關係，也可能感應靜電，造成柵極被擊穿。
４．對輸出端的處理（１）ＣＭＯＳ電路的輸出端不能直接連到一起，否則導通的Ｐ溝道ＭＯＳ場效應管和導通的Ｎ溝道ＭＯＳ場效應管形成低阻通路，造成電源短路。
（２）在ＣＭＯＳ邏輯係統設計中，應盡量減少電容負載。因為電容負載會降低ＣＭＯＳ集成電路的工作速度和增加功耗。
（３）ＣＭＯＳ電路在特定條件下可以並聯使用。當兩個以上的同型號芯片並聯使用（如各種門電路）時，可增大輸出灌電流和拉電流，提高負載能力，同時也提高了電路的速度。但器件的輸出端並聯時，輸入端也必須並聯。
（４）從ＣＭＯＳ器件輸出驅動電流的大小來看，ＣＭＯＳ電路的驅動能力比ＴＴＬ電路要差很多，一般ＣＭＯＳ器件的輸出隻能驅動一個ＬＳＴＴＬ負載。但從驅動和它本身相同的負載來看，ＣＭＯＳ的扇出係數比ＴＴＬ電路大得多（ＣＭＯＳ的扇出係數＞５００）。ＣＭＯＳ電路驅動其他負載時，一般要外加一級驅動器接口電路。不能將電源與地顛倒接錯，否則將會因為電流過大而造成器件損壞。
１００數字電子技術３．５犜犜犔電路與犆犕犗犛電路的接口在設計數字電路或數字係統時，設計者從工作速度或功耗指標等方麵的要求出發，合理選擇不同類型的數字集成電路。在目前ＴＴＬ和ＣＭＯＳ兩種電路並存的情況下，經常會遇到ＴＴＬ電路與ＣＭＯＳ電路的接口問題。在圖３．５．１中，無論是用ＴＴＬ電路驅動ＣＭＯＳ電路還是用ＣＭＯＳ電路驅動ＴＴＬ電路，驅動門必須能為負載門提供符合標準的高、低電平和足夠的驅動電流，必須要滿足下列條件：圖驅動門和負載門的連接驅動門負載門３．５．１犞ＯＨ（ｍｉｎ）≥犞ＩＨ（ｍｉｎ）（３．５．１）犞ＯＬ（ｍａｘ）≤犞ＩＬ（ｍａｘ）（３．５．２）犐ＯＨ（ｍａｘ）≥犐ＩＨ（總）（３．５．３）犐ＯＬ（ｍａｘ）≥犐ＩＬ（總）（３．５．４）表３．５．１中列出了ＴＴＬ、ＣＭＯＳ４０００和ＨＣＭＯＳ電路的輸出電壓、輸出電流、輸入電壓、輸入電流等參數，供選擇接口電路參考。
表３．５．１犜犜犔和犆犗犕犛邏輯器件主要參數比較參數名稱ＴＴＬＣＯＭＳ７４７４Ｓ７４ＬＳ７４ＡＳ７４ＡＬＳ４０００７４ＨＣ７４ＨＣＴ輸入低電平電流犐ＩＬ（ｍａｘ）／ｍＡ１．６２．００．４０．５０．１０．００１０．００１０．００１輸入高電平電流犐ＩＨ（ｍａｘ）／μＡ４０５０２０２０２００．１０．１０．１輸出低電平電流犐ＯＬ（ｍａｘ）／ｍＡ１６２０８２０８０．５１４４輸出高電平電流犐ＯＨ（ｍａｘ）／ｍＡ０．４１０．４２０．４０．５１４４輸入低電平電壓犞ＩＬ（ｍａｘ）／Ｖ０．８０．５０．８０．８０．８１．５１．００．８輸入高電平電壓犞ＩＨ（ｍｉｎ）／Ｖ２．０２．０２．０２．０２．０３．５３．５２．０輸出低電平電壓犞ＯＬ（ｍａｘ）／Ｖ０．４０．５０．５０．５０．５０．０５０．１０．１輸出高電平電壓犞ＯＨ（ｍｉｎ）／Ｖ２．４２．７２．７２．７２．７４．９５４．９４．９平均傳輸時間狋ｐｄ／ｎｓ９．５３８３２．５４５１０１３功耗（每門）犘ｎ／ｍＷ１０１９４８１．２０．００５０．００５０．００５電源電壓犞ＣＣ或犞ＤＤ／Ｖ４．７５～５．２５３～１８２～６４．５～５．５注：上述參數均是在電源電壓犞ＣＣ或犞ＤＤ＝５Ｖ時測得。
第３章集成邏輯門電路１０１３．５．１ＴＴＬ電路驅動ＣＭＯＳ電路由於ＴＴＬ門的犐ＯＨ（ｍａｘ）和犐ＯＬ（ｍａｘ）遠遠大於ＣＭＯＳ門的犐ＩＨ和犐ＩＬ，所以ＴＴＬ門驅動ＣＭＯＳ門時，主要考慮ＴＴＬ門的輸出電平是否滿足ＣＭＯＳ輸入電平的要求。
（１）ＴＴＬ門驅動４０００係列和７４ＨＣ係列從表３．５．１中看出，當都采用５Ｖ電源時，ＴＴＬ的犞ＯＨ（ｍｉｎ）為２．４Ｖ或２．７Ｖ，而ＣＭＯＳ４０００係列和７４ＨＣ係列電路的犞ＩＨ（ｍｉｎ）為３．５Ｖ，顯然不滿足要求。這時可在ＴＴＬ電路的輸出端和電源之間接一上拉電阻犚Ｐ，如圖３．５．２（ａ）所示。犚Ｐ的阻值取決於負載器件的數目及ＴＴＬ和ＣＭＯＳ器件的電流參數，可以用ＯＣ門外接上拉電阻的計算方法進行計算。但須注意，此時犞ＯＨ（ｍｉｎ）＜犞ＩＨ（ｍｉｎ）。為保證負載門輸入高電平的要求，當ＴＴＬ門輸出高電平時，使犞ＯＨ＝犞ＤＤ－犚Ｐ（犐ＯＺ＋犐ＩＨ（總））（３．５．５）式中：犐ＯＺ為ＴＴＬ門輸出高電平時輸出管截止時的漏電流；犐ＩＨ（總）為流入全部ＣＭＯＳ負載電路的電流。這兩個電流的數值都很小，如果犚Ｐ取值不太大，ＴＴＬ門的輸出電壓可以提升到接近犞ＤＤ。一般犚Ｐ在幾百歐至幾千歐之間。
如果ＴＴＬ和ＣＭＯＳ器件采用的電源電壓不同，則宜使用ＯＣ門，同時使用上拉電阻犚Ｐ，如圖３．５．２（ｂ）所示。
圖３．５．２犜犜犔驅動犆犕犗犛門電路（２）ＴＴＬ門驅動７４ＨＣＴ係列前麵提到７４ＨＣＴ係列與ＴＴＬ器件電壓兼容，它的輸入電壓參數為犞ＩＨ（ｍｉｎ）＝２．０Ｖ，而ＴＴＬ的輸出電壓參數為犞ＯＨ（ｍｉｎ）為２．４Ｖ或２．７Ｖ。因此，兩者可以直接相連，不需外加其他器件。
３．５．２ＣＭＯＳ門驅動ＴＴＬ門根據表３．５．１中數據，當都采用５Ｖ電源時，ＣＭＯＳ門的犞ＯＨ（ｍｉｎ）＞ＴＴＬ門的犞ＩＨ（ｍｉｎ），ＣＭＯＳ的犞ＯＬ（ｍａｘ）＜ＴＴＬ門的犞ＩＬ（ｍａｘ），兩者電壓參數相容。但是ＣＭＯＳ門的犐ＯＨ、犐ＯＬ參數較小，所以，這時主要考慮ＣＭＯＳ門的輸出電流是否滿足ＴＴＬ輸入電流的要求。
【例３．５．１】一個７４ＨＣ００與非門電路能否驅動４個７４００與非門？能否驅動４個７４ＬＳ００與非門？
解從表３．５．１中查出，７４係列門的犐ＩＬ＝１．６ｍＡ，７４ＬＳ係列門的犐ＩＬ＝０．４ｍＡ，４個１０２數字電子技術７４門的犐ＩＬ（總）＝４×１．６＝６．４（ｍＡ），４個７４ＬＳ門的犐ＩＬ（總）＝４×０．４＝１．６（ｍＡ）。而７４ＨＣ係列門的犐ＯＬ＝４ｍＡ，所以不能驅動４個７４００與非門，可以驅動４個７４ＬＳ００與非門。
要提高ＣＭＯＳ門的驅動能力，可將同一芯片上的多個門並聯使用，如圖３．５．３（ａ）所示。
多個ＣＭＯＳ門的並聯是指其對應的輸入端和輸出端都對應並聯。也可在ＣＭＯＳ門的輸出端與ＴＴＬ門的輸入端之間加一ＣＭＯＳ驅動器，如圖３．５．３（ｂ）所示。
圖３．５．３犆犕犗犛驅動犜犜犔門電路３．５．３ＴＴＬ和ＣＭＯＳ門電路帶負載時的接口電路在工程實踐中，常常需要用ＴＴＬ或ＣＭＯＳ電路去驅動指示燈、發光二極管ＬＥＤ、繼電器等負載。
對於電流較小、電平能夠匹配的負載可以直接驅動，圖３．５．４（ａ）所示為用ＴＴＬ門電路驅動發光二極管ＬＥＤ，這時隻要在電路中串接一個約幾百歐姆的限流電阻即可。如果ＬＥＤ的額定電流為犐Ｆ，額定電壓為犞Ｄ，則限流電阻犚＝（犞ＣＣ－犞Ｄ－犞ＯＬ）／犐Ｆ。實際應用中，往往是根據計算結果選取靠近係列產品規格的電阻元件。
圖３．５．４（ｂ）所示為用ＴＴＬ門電路驅動５Ｖ低電流繼電器，其中阻尼二極管Ｄ作阻尼保護，在與非門關斷時，繼電器的初級電感線圈會產生較大的下麵正極性上麵負極性的感應電壓，這時二極管Ｄ正好導通，可以釋放電感中的電流能量。由於Ｄ的阻尼作用，把感應電壓限製在０．７Ｖ範圍，用以防止感應過電壓擊穿與非門。
圖３．５．４門電路帶小電流負載如果負載電流較大，可將同一芯片上的多個門並聯作為驅動器，如圖３．５．５（ａ）所示。
原則上隻用少數幾個並聯使用，總的驅動電流略大於負載電流（留有餘地）即可。當單個門第３章集成邏輯門電路１０３驅動電流比負載電流小得多時，一般不使用多個門並聯的方法，而是在門電路輸出端接一隻三極管，以提高負載能力，如圖３．５．５（ｂ）所示。如果負載電流很大，則適宜選用功率三極管或者複合功率管。
圖３．５．５門電路帶大電流負載３．６門電路邏輯功能測試及犕狌犾狋犻狊犻犿１０仿真門電路有許多種，如：與門、或門、非門、與非門、或非門、與或非門、異或門、ＯＣ門等，但其中與非門用途最廣，用與非門可以組成其他許多邏輯門。要實現其他邏輯門的功能，隻要將該門的邏輯函數表達式化成與非與非表達式，然後用多個與非門連接起來就可以達到目的。例如，要實現或門犢＝犃＋犅，根據摩根定律，或門的邏輯函數表達式可以寫成：犢＝犃·犅，可用三個與非門連接實現。
７４ＬＳ００是“ＴＴＬ係列”中的與非門，ＣＤ４０１１是“ＣＭＯＳ係列”中的與非門，它們都是四－二輸入與非門電路，即在一塊集成電路內含有四個獨立的與非門，圖３．６．１７４犔犛００結構圖每個與非門有２個輸入端。如圖３．６．１所示。
３．６．１與非門邏輯功能測試與仿真單擊電子仿真軟件Ｍｕｌｔｉｓｉｍ１０基本界麵左側左列真實元件工具條的“ＴＴＬ”按鈕，從彈出的對話框中選取一個與非門７４ＬＳ００Ｎ，將它放置在電子平台上；單擊真實元件工具條的“Ｓｏｕｒｃｅ”按鈕，將電源犞ＣＣ和地線調出放置在電子平台上；單擊真實元件工具條的“Ｂａｓｉｃ”按鈕，將單刀雙擲開關“Ｊ１”和“Ｊ２”調出放置在電子平台上，並分別雙擊“Ｊ１”和“Ｊ２”圖標，將彈出的對話框的“ＫｅｙｆｏｒＳｗｉｔｃｈ”欄設置成“１”和“２”，最後點擊對話框下方“ＯＫ”按鈕退出。
再調出虛擬萬用表與小燈泡放置在電子平台上，將所有元件和儀器連成仿真電路如圖３．６．２所示。
１０４數字電子技術圖３．６．２與非門邏輯功能測試與仿真打開仿真開關，按表３．６．１所示，分別按動鍵盤上的數字鍵“１”和“２”，使與非門的兩個輸入端為表中四種情況，從虛擬萬用表的放大麵板上讀出各種情況的直流電位，將它們填入表內，並將電位轉換成邏輯狀態填入表內。
表３．６．１與非門測試結果輸入端輸出端犃犅電位（Ｖ）邏輯狀態００５１０１５１１０５１１１００３．６．２用與非門組成其他功能門電路（１）用與非門實現或門功能根據摩根定律，或門的邏輯函數表達式犙＝犃＋犅可以寫成：犙＝犃·犅，因此，可以用三個與非門構成或門。用“與非門”實現“或門”功能：調出邏輯轉換儀，雙擊其圖標，在打開的儀表窗口的下邊框內輸入犃＋犅，如圖３．６．３所示，點擊邏輯轉換儀右邊的，結果得到圖示電路。點擊邏輯轉換儀右邊的，得到如圖３．６．４所示真值表。
圖３．６．３與非門實現或門電路第３章集成邏輯門電路１０５圖３．６．４與非門實現或門的真值表可以利用Ｍｕｌｔｉｓｉｍ１０對上述或門電路的功能進行仿真測試。先從電子仿真軟件Ｍｕｌｔｉｓｉｍ１０基本界麵左側左列真實元件工具條的“ＴＴＬ”按鈕中調出３個與非門７４ＬＳ００Ｎ；從真實元件工具條的“Ｂａｓｉｃ”按鈕中調出２個單刀雙擲開關，並分別將它們設置成Ｋｅｙ＝犃和Ｋｅｙ＝犅；從真實元件工具條的“Ｓｏｕｒｃｅ”按鈕中調出電源和地線；紅色指示燈從虛擬元件工具條中調出。
把它們連成或門仿真電路如圖３．６．５所示。打開仿真開關，按表３．６．２要求，分別按動“１”和“２”，觀察並記錄指示燈的發光情況，將結果填入表３．６．２中。根據表３．６．２分析，確實實現了或門電路的功能。
圖３．６．５與非門構成或門電路仿真表３．６．２或門測試結果輸入輸出犃犅犢００００１１１０１１１１１０６數字電子技術（２）用與非門實現異或門功能按圖３．６．６所示調出元件並組成異或門仿真電路。打開仿真開關，按表３．６．３要求，分別按動“１”和“２”，觀察並記錄指示燈的發光情況，將結果填入表３．６．３中。
圖３．６．６異或門仿真電路表３．６．３異或門測試結果輸入輸出犃犅犢００００１１１０１１１０（３）用與非門組成同或門按圖３．６．７所示調出元件並組成同或門仿真電路。打開仿真開關，按表３．６．４要求，分別按動“１”和“２”，觀察並記錄指示燈的發光情況，將結果填入表３．６．４中。由表可知，該電路實現了同或門的邏輯功能。
圖３．６．７同或門仿真電路第３章集成邏輯門電路１０７表３．６．４同或門仿真結果輸入輸出犃犅犢００１０１０１００１１１３．６．３ＣＭＯＳ反相器功能仿真ＣＭＯＳ邏輯門電路是由Ｎ溝道ＭＯＳＦＥＴ和Ｐ溝道ＭＯＳＦＥＴ互補而成，通常稱為互補型ＭＯＳ邏輯電路，簡稱ＣＭＯＳ邏輯電路。圖３．６．８表示ＣＭＯＳ反相器電路，由兩隻增強型ＭＯＳＦＥＴ組成。它們的柵極相連作為反相器的輸入端，漏極相連作為反相器的輸出端。圖３．６．９為該反相器的仿真測試結果。由圖可知，實現了反相器功能。
圖３．６．８測試電路圖圖３．６．９仿真結果檪檪殏檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪殏檪本章小結檪檪邏輯門電路的主要技術參數有輸入和輸出高、低電平的最大值或最小值、噪聲容限，傳輸延遲檪檪檪檪時間，功耗，延遲功耗積，扇入數和扇出數等。檪檪在數字電路中，不論哪一種邏輯門電路，其中的關鍵器件是ＭＯＳ管或三極管ＢＪＴ，它們均可檪檪檪以作為開關器件。影響它們開關速度的主要因素是器件內部各電極之間的結電容。
檪檪檪檪ＴＴＬ邏輯門電路是應用較廣泛的門電路之一，電路由若幹ＢＪＴ和電阻組成。ＴＴＬ與非門采檪檪用多發射極三極管的輸入級，輸出級采用推拉式結構，其目的是為提高開關速度和增強帶負載的檪檪能力。常用的還有非門、或非門、異或門以及可以線與接法的集電極開路門和三態輸出門。
檪檪ＴＴＬ檪檪利用肖特基二極管構成抗飽和ＴＴＬ電路，可以提高開關速度。
檪檪ＥＣＬ邏輯門電路是以差分放大電路為基礎的，它不工作在ＢＪＴ的飽和區，因而開關速度較高。
檪檪殏檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪其缺點是功耗較大，噪聲容限低。檪殏檪１０８數字電子技術檪檪殏檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪殏檪檪ＣＭＯＳ邏輯門電路是目前已經超越ＴＴＬ門而應用最廣泛的邏輯門電路。其突出優點是集成檪檪度高、功耗低、扇出係數大（指帶同類門負載）、噪聲容限大、開關速度較高。ＣＭＯＳ邏輯門電路中，檪檪檪檪為了實現線與的邏輯功能，也可采用漏極開路門和三態門。
檪檪在邏輯門電路的實際應用中，有可能遇到不同類型門電路之間、門電路與負載之間的接口技檪檪術問題以及抗幹擾工藝問題。正確分析與解決這些問題，是數字電路設計工作者應當掌握的。
檪檪殏檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪用可以進行門電路的邏輯功能測試和仿真。檪殏檪Ｍｕｌｔｉｓｉｍ１０●練習題３．１半導體二極管的開、關條件是什麼？導通和截止時各有什麼特點？和理想開關比較，它的主要缺點是什麼？
３．２如題圖３．２（ａ～ｄ）所示的二極管電路，其輸入電壓犞ｉ的波形如題圖３．２（ｅ）所示。
試對應畫出各電路輸出電壓犞ｏ１～犞ｏ４的波形。設二極管正向壓降為犞Ｄ＝０．７Ｖ。
題圖３．２３．３半導體三極管的開、關條件是什麼？飽和導通和截止時各有什麼特點？和半導體二極管比較，它的主要優點是什麼？
３．４判斷如題圖３．４所示各電路中晶體管的工作狀態，並計算輸出電壓犞ｏ的值。設晶體管導通後犞ＢＥ＝０．７Ｖ。
題圖３．４３．５Ｎ溝道增強型ＭＯＳ管的開、關條件是什麼？導通和截止時各有什麼特點？和Ｐ溝通增強型ＭＯＳ管比較，兩者的主要區別是什麼？
第３章集成邏輯門電路１０９３．６ＴＴＬ門電路如題圖３．６所示，試分析電路的邏輯功能，並估計輸入端犃的電位分別為０．３Ｖ和３．６Ｖ時ａ～ｅ各點的電位。
３．７有ＴＴＬ集電極開路門組成的邏輯電路如題圖３．７所示，電源電壓５Ｖ，要求高電平的輸出電壓為３Ｖ，低電平的輸出電壓為０．２Ｖ。圖中其他邏輯門電路均為７４ＬＳ係列產品，高電平輸入時的輸入題圖３．６電流為２０μＡ，低電平輸入時的輸入電流為－０．４ｍＡ；邏輯電路的高電平輸出時，輸出電流為０．４ｍＡ，低電平輸出時，輸出電流為８ｍＡ。計算上拉電阻犚Ｌ的取值範圍，並寫出各個輸出端的邏輯函數表達式。
題圖３．７３．８ＴＴＬ三態與非門組成的邏輯電路如題圖３．８所示，控製端犆＝０時，犌１為高電阻態，犌２為工作態。控製端犆＝１時，犌１為工作態，犌２為高電阻態。分析電路的輸出量犔與輸入變量犃、犅之間的邏輯關係。
３．９邏輯電路如題圖３．９所示，三態門電路的電源電壓為５Ｖ，圖中各個三態門電路的輸入信號電壓犞ｉ的波形如圖（ｄ）所示。題圖試畫出圖中（ａ～ｃ）各個電路連接的情況下輸出電壓的波形。３．８題圖３．９３．１０ＴＴＬ集電極開路門電路組成如題圖３．１０所示電路。分析電路的功能，指出犚Ｃ取值考慮因素，寫出輸出犢的邏輯表達式。
１１０數字電子技術題圖３．１０題圖３．１１３．１１ＴＴＬ與非門犌１、犌２和三極管Ｔ組成題圖３．１１所示電路。已知ＴＴＬ與非門的犞ＯＨ＝３．６Ｖ，犞ＯＬ＝０．３Ｖ，犐ＯＨ＝４００μＡ，犐ＯＬ＝１６ｍＡ；三極管的犞ＢＥ＝０．７Ｖ，犞ＣＥＳ≈０．３Ｖ，β＝４０，發光二極管犇導通壓降犞Ｄ＝１．５Ｖ，正向電流犐Ｄ＝５～１０ｍＡ。
（１）確定集電極電阻犚Ｃ取值範圍；（２）若犚Ｃ＝４００Ω，確定基極電阻犚Ｂ的取值範圍。
３．１２求下列情況下ＴＴＬ邏輯門的扇出係數。
（１）７４ＬＳ門驅動同類門；（２）７４ＬＳ門驅動７４ＡＬＳ係列ＴＴＬ門。
３．１３求如題圖３．１３所示電路輸出邏輯表達式。
３．１４題圖３．１４表示三態門做總線傳輸的示意圖，圖中狀個三態門的輸出接到數據傳輸總線，犇１、犇２、…、犇狀為數據輸入端，ＣＳ１、ＣＳ２、…、ＣＳ狀為片選信號輸入端。試問：（１）ＣＳ信號如何控製，以便數據犇１、犇２、…、犇狀通過該總線進行正常傳輸？
（２）ＣＳ信號能否有兩個或兩個以上同時有效？
（３）如果所有ＣＳ信號均無效，總線處在什麼狀態？
題圖３．１３題圖３．１４題圖３．１５３．１５在題圖３．１５的電路中，已知ＯＤ門犌１、犌２輸出高電平時輸出端ＭＯＳ管的漏電流犐ＯＨ（ｍａｘ）＝５μＡ；輸出電流犐ＯＬ（ｍａｘ）＝１０ｍＡ時，輸出低電平犞ＯＬ≤０．３Ｖ。若取犞ＯＤ＝５Ｖ，第３章集成邏輯門電路１１１試計算在保證犞ＯＨ≥３．５Ｖ、犞ＯＬ≤０．３Ｖ的條件下，外接電阻犚ｐ的取值範圍。
３．１６如題圖３．１６所示為由犖溝道增強型ＭＯＳ管構成的門電路（稱為ＮＭＯＳ門電路）。試分析各個電路的邏輯功能。
題圖３．１６３．１７試分析題圖３．１７所示的電路，寫出其邏輯表達式，說明它是什麼邏輯電路。
３．１８求題圖３．１８所示電路的輸出邏輯表達式。
題圖３．１７題圖３．１８３．１９試分析題圖３．１９所示的ＣＭＯＳ電路，說明它們的邏輯功能。
題圖３．１９１１２數字電子技術３．２０試分析題圖３．２０所示傳輸門構成的電路，寫出其邏輯表達式，說明它是什麼邏輯電路。
題圖３．２０３．２１同一邏輯函數可以有多種實現方式。某些器件有“線與”功能，因此，用“線與”方式可能產生較好的效果。有四變量函數犢（犃，犅，犆，犇）＝犃犅犆犇＋犃犅犆＋犃犆犇＋犃犆，試用“線與”的方法加以實現。
３．２２ＣＭＯＳ集成門電路如題圖３．２２所示。列出真值表，說明邏輯功能，並畫出其邏輯符號。
題圖３．２２３．２３當ＣＭＯＳ和ＴＴＬ兩種門電路相互連接時，要考慮哪幾個電壓和電流參數？這些參數應該滿足怎樣的關係？
３．２４設計一發光二極管（ＬＥＤ）驅動電路，設ＬＥＤ的參數為犞Ｆ＝２．５Ｖ，犐Ｄ＝４．５ｍＡ；若犞ＣＣ＝５Ｖ，當ＬＥＤ發亮時，電路的輸出為低電平，選用集成門電路的型號，並畫出邏輯電路圖。
第４章組合邏輯電路檪檪殏檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪殏檪本章學習目的和要求檪檪１．掌握組合邏輯電路的基本分析方法，掌握組合邏輯電路設計的一般方法；檪檪２．能對常用組合邏輯部件的工作原理進行分析，得到正確的邏輯關係；檪檪檪檪３．掌握加法器、編碼器、譯碼器、數據分配器、數據選擇器和數值比較器的邏輯功能；檪檪４．會閱讀組合邏輯器件的功能表，能用ＭＳＩ器件設計出常用的組合邏輯部件並根據設檪檪計要求完成電路的正確連接；檪檪檪殏檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪了解組合邏輯電路中的冒險現象和產生原因。檪殏檪５．本章首先介紹組合邏輯電路的共同特點、一般分析方法和設計方法，然後講述加法器、編碼器、譯碼器、數據分配器、數據選擇器、數值比較器等常用組合邏輯集成電路的工作原理和邏輯功能及其使用方法，並討論組合邏輯電路中存在的競爭冒險現象，包括競爭冒險的產生原因、判別方法及消除方法，最後介紹用Ｍｕｌｔｉｓｉｍ１０分析組合邏輯電路的實例。
４．１概述數字邏輯電路按照邏輯功能的不同，可分為兩大類：一類是組合邏輯電路（ＣｏｍｂｉｎａｔｉｏｎａｌＬｏｇｉｃａｌＣｉｒｃｕｉｔ），簡稱組合電路；另一類是時序邏輯電路（ＳｅｑｕｅｎｔｉａｌＬｏｇｉｃａｌＣｉｒｃｕｉｔ），簡稱時序電路。本章介紹組合邏輯電路，時序邏輯電路將在以後介紹。
４．１．１組合邏輯電路的特點組合邏輯電路是指電路在任一時刻的電路輸出狀態隻與同一時刻各輸入狀態的組合有關，而與前一時刻的輸出狀態無關。組合電路沒有記憶功能，這是組合電路在邏輯功能上的共同特點。
前麵所講的邏輯門電路就是簡單的組合邏輯電路。為了保證組合電路的邏輯功能，組合電路在電路結構上要具備以下兩點：（１）輸出、輸入電路之間沒有反饋延遲通路，即信號隻有從輸入到輸出的單向傳輸，沒有從輸出到輸入的反饋回路。
（２）電路中不包含有存儲單元，全部由門電路組成，例如觸發器等。這也是組合邏輯電路結構的共同特點。
４．１．２組合邏輯電路的邏輯功能描述組合邏輯電路主要由門電路組成，可以有多個輸入端和多個輸出端。組合電路的電路結構如圖４．１．１所示。
書１１４數字電子技術組合電路有狀個輸入變量犃１、犃２、犃３、…、犃狀，有犿個輸出變量犔１、犔２、犔３、…、犔犿，輸出變量是輸入變量的邏輯函數。根據組合邏輯電路的概念，可以用下麵邏輯函數表達式來描述該邏輯電路的邏輯功能：（，，，…，）烄犔１＝犉１犃１犃２犃３犃狀圖４．１．１組合邏輯電路示意圖犔２＝犉２（犃１，犃２，犃３，…，犃狀）烅（４．１．１）烆犔犿＝犉犿（犃１，犃２，犃３，…，犃狀）組合電路的邏輯功能除了可以用邏輯函數表達式來描述外，還可以用邏輯真值表、卡諾圖和邏輯圖等方法來描述，以使組合電路的邏輯功能表述更加方便、直觀、明顯，有利於組合電路的分析和設計。
４．２組合邏輯電路的分析和設計４．２．１組合邏輯電路的分析分析組合邏輯電路的目的是，對於一個給定的邏輯電路，確定其邏輯功能。分析組合邏輯電路的步驟大致如下：（１）根據邏輯電路，從輸入到輸出，寫出各級邏輯函數表達式，直到寫出最後輸出端與輸入信號的邏輯函數表達式。
（２）將各邏輯函數表達式化簡和變換，以得到最簡單的表達式。
（３）根據簡化後的邏輯表達式列出真值表。
（４）根據真值表和簡化後的邏輯表達式對邏輯電路進行分析，最後確定其功能。
下麵舉例來說明組合邏輯電路的分析方法。
【例４．２．１】組合電路如圖４．２．１所示，分析該電路的邏輯功能。
解（１）由邏輯圖逐級寫出邏輯表達式。為了寫表達式方便，借助中間變量犘。
犘＝犃犅犆犔＝犃犘＋犅犘＋犆犘圖例電路圖＝犃犃犅犆＋犅犃犅犆＋犆犃犅犆４．２．１４．２．１（２）化簡與變換。因為下一步要列真值表，所以要通過化簡與變換，使表達式有利於列真值表，一般應變換成與或式或最小項表達式。
犔＝犃犅犆（犃＋犅＋犆）＝犃犅犆＋犃＋犅＋犆＝犃犅犆＋犃犅犆（４．２．１）（３）由表達式列出真值表，見表４．２．１。經過化簡與變換的表達式為兩個最小項之和的非，所以很容易列出真值表。
第４章組合邏輯電路１１５表４．２．１例４．２．１電路的真值表犃犅犆犔００００００１１０１０１０１１１１００１１０１１１１０１１１１０（４）分析邏輯功能。由真值表可知，當犃、犅、犆三個變量不一致時，電路輸出為“１”，所以這個電路稱為“不一致電路”。
本例中的輸出變量隻有一個，對於多輸出變量的組合邏輯電路，分析方法也與此相同。
【例４．２．２】試分析圖４．２．２電路的邏輯功能。
解（１）根據給出的邏輯圖，當邏輯函數式並不複雜時，則可省去化簡步驟。於是得出犔１、犔２和犃、犅、犆、犇之間的邏輯函數式：犔１＝（犃犅）（犆犇）＝犃犅犆犇（４．２．２）犔２＝犃犅犆犇圖４．２．２例４．２．２電路圖（２）從上麵這個邏輯函數表達式中我們還不能一下子看出電路的邏輯功能。為此，我們把式（４．２．２）轉換成真值表形式，得到表４．２．２。
表４．２．２圖４．２．２電路的真值表犃犅犆犇犔１犔２犃犅犆犇犔１犔２０００００１１０００１００００１１０１００１０１００１０１０１０１００１００１１０１１０１１１００１００１０１１０００１０１０１０１１１０１１００１１００１１１１０１００１１１１０１１１１０１從表４．２．２可以看出，當犃犅犆犇的取值是奇數個１時，犔１為１，當犃犅犆犇的取值是偶數個１時，犔２為１。所以，這個電路的邏輯功能是檢測輸入的４位數據中包含“１”的個數是奇１１６數字電子技術數還是偶數。它是一個４位的奇偶校驗器。
【例４．２．３】已知邏輯電路如圖４．２．３所示，分析其邏輯功能。
圖４．２．３例４．２．３的邏輯電路圖解（１）根據圖４．２．３，逐級寫出邏輯函數式，直到寫出最終輸出的邏輯函數表達式為犛＝犃·犃犅·犅·犃犅（）犆＝犃犅４．２．３（２）將犛邏輯函數表達式進行化簡和變換：犛＝犃·犃犅·犅·犃犅＝犃·犃犅＋犅·犃犅＝犃（犃＋犅）＋犅（犃＋犅）＝犃犃＋犃犅＋犃犅＋犅犅＝犃犅＋犃犅＝犃犅（４．２．４）（３）根據犛＝犃犅，犆＝犃犅列出真值表４．２．３例４．２．３的真值表表，如表４．２．３。輸入輸出（４）根據邏輯函數表達式和真值表，分犃犅犆犛析邏輯功能。由真值表可以看出，把犃當作加數，犅當作被加數，則犛為和，犆為進位。００００所以，圖４．２．３是兩個一位二進製數的加法０１０１器，稱為半加器，是組合邏輯電路中的常用器１００１件之一。１１１０４．２．２組合邏輯電路的設計組合邏輯電路設計的任務，就是根據實際應用需要所提出的邏輯問題，設計出滿足這一邏輯問題要求的邏輯電路。所以，組合電路的設計過程正好與分析過程相反。對於工程設計人員來說，一般要求設計的電路簡單，所用器件的種類和每種器件的數目盡可能少，所以前麵介紹的用代數法和卡諾圖法來化簡邏輯函數，就是為了獲得最簡的邏輯表達式，有時還需要一定的變換，以便能用最少的門電路、最少的集成器件品種來組成邏輯電路，使設計的電路能夠多方麵兼顧，能夠使電路結構緊湊、成本低廉、工作可靠而且經濟效益高。電路的實現可以采用小規模集成門電路、中規模組合邏輯器件或者可編程邏輯器件。因此，邏輯函數的化簡也必須結合實際所選用的器件進行。
由此我們可得出，組合邏輯電路的設計步驟大致如下：（１）明確實際問題的邏輯功能。許多實際設計要求是用文字描述的，因此，需要確定實際問題的邏輯功能，並確定輸入、輸出變量數及表示符號。
第４章組合邏輯電路１１７（２）根據對電路邏輯功能的要求，列出真值表。
（３）根據真值表寫出邏輯表達式。
（４）簡化和變換邏輯函數表達式，畫出邏輯電路圖。
下麵舉例說明設計組合邏輯電路的方法和步驟。
【例４．２．４】設計一個犃、犅、犆三人表決電路，結果按“少數服從多數”的原則決定，但是犃有否決權。
解（１）根據設計要求建立該邏輯函數的真值表。
設三人的意見為變量犃、犅、犆，表決結果為函數犔。對變量及函數進行如下狀態賦值：對於變量犃、犅、犆，設同意為邏輯“１”，不同意為邏輯“０”。對於函數犔，設事情通過為邏輯“１”，沒通過為邏輯“０”。顯然，當犃＝０時，犃行使否決權，故犔＝０。列出真值表如表４．２．４所示。
（２）由真值表寫出邏輯表達式：犔＝犃犅犆＋犃犅犆＋犃犅犆該邏輯函數式不是最簡的邏輯函數式。
（３）化簡。由於卡諾圖化簡法較方便，故一般用卡諾圖進行化簡。將該邏輯函數填入卡諾圖，如圖４．２．４所示。合並最小項，得最簡與或表達式：犔＝犃犅＋犃犆（４．２．５）表４．２．４例４．２．４的真值表犃犅犆犔００００００１００１０００１１０１０００１０１１１１０１圖４．２．４例４．２．４的卡諾圖１１１１如果用與非門實現，則變換成與非與非式：犔＝犃犅＋犃犆＝犃犅·犃犆（４．２．６）（４）畫邏輯圖。用與門、或門實現的邏輯圖如圖４．２．５所示，用與非門實現的邏輯圖如圖４．２．６所示。
圖４．２．５例４．２．４的邏輯圖圖４．２．６例４．２．４用與非門實現的邏輯圖１１８數字電子技術【例４．２．５】某電灌站有大中小犔０、犔１、犔２三台電動水泵，其中犔０為大功率泵，犔１為中功率泵，犔２為小功率泵。抽水灌溉過程中，根據保證灌溉用水同時節約用水的原則，按照“灌溉渠水位低於下限水位犆時，三台水泵都啟動運行；水位達到犆或超過犆但低於中等水位犅時，啟動大水泵和小水泵；達到和超過水位犅但低於上限水位犃時，啟動中、小水泵；水位達到上限水位犃時，三台水泵都停止運行”的要求，設計一個控製水泵啟動運行的控製電路。
解（１）列真值表。
設輸入信號犃、犅、犆，水位達到和超過下限水位犆時，犆為邏輯“１”，否則犆為邏輯“０”；水位達到和超過中等水位犅時，犅為邏輯“１”，否則犅為邏輯“０”；水位達到（和超過）上限水位犃時，犃為邏輯“１”，否則犃為邏輯“０”。
對於輸出，使水泵啟動運行，對應輸出為邏輯“１”，否則為邏輯“０”。
由於實際水位高低的變化過程中，犅為１時犆肯定為１，犃為１時，犅和犆肯定都為１。
因而犃、犅和犆這三個輸入變量的可能組合中，０１０、１００、１０１、１１０這四種組合是不會出現的。由此很容易列出邏輯真值表如表４．２．５所示。
表４．２．５例４．２．５的真值表輸入輸出犃犅犆犔０犔１犔２０００１１１００１１０１０１１０１１１１１０００（２）由真值表寫出各輸出邏輯函數的表達式：犔０＝犃犅犆＋犃犅犆犔１＝犃犅犆＋犃犅犆犔２＝犃犅犆＋犃犅犆＋犃犅犆考察真值表，犔０為１，犅為０，犃對犔０無影響；同理，犅和犆對犔２也無影響；考慮到０１０、１００、１０１、１１０這四種變量組合不會出現，故在化簡邏輯表達式時可以把它們作為任意項處理（也可以用卡諾圖法化簡）。所以，邏輯函數表達式為犔０＝犃犅犆＋犃犅犆＝犅（４．２．７）犔１＝犃犅犆＋犃犅犆＝犃犅犆＋犃犅犆＋犃犅犆＋犃犅犆＝犃犅＋犆犔２＝犃犅犆＋犃犅犆＋犃犅犆＝犃若采用與非門實現，將犔１轉換為與非表達式，可得犔０＝犅（）犔１＝犃犅＋犆＝犃犅＋犆＝犃犅·犆４．２．８犔２＝犃（３）畫出邏輯圖。
按照表達式（４．２．７），用非門、與門和或門實現的邏輯圖如圖４．２．７所示。
第４章組合邏輯電路１１９而按照表達式（４．２．８），用一片集成與非門７４００來實現的邏輯圖如圖４．２．８所示。
圖４．２．７用非門、與門和或門實現的邏輯電路圖４．２．８例４．２．５用與非門實現的邏輯圖比較圖４．２．７和圖４．２．８，從邏輯圖上看兩者都是簡單的，而且使用的門電路的個數也差不多，但是實際應用時都是采用集成電路芯片。圖４．２．７要用非門、二輸入與門和二輸入或門三種集成芯片，所需集成芯片元件種數多，成本偏高。而圖４．２．８隻用了與非門一種，一片７４００（每片含四個二輸入與非門）就可以完成，顯然成本較低。在實際設計邏輯電路時，有時並不是表達式最簡單，就一定能滿足設計要求，還應考慮所使用集成器件的種類，將表達式轉換為能用所要求的集成器件實現的形式，並盡量使所用集成器件（器件數目和器件種數）最少，就是設計步驟中所說的“簡化和變換邏輯函數表達式”。
【例４．２．６】試設計一個碼變換器，將十進製的４位二進製碼（８４２１ＢＣＤ）轉換成典型格雷碼。
解（１）分析題意，確定輸入變量與輸出變量的數目。
題目給定的４位二進製碼（８４２１ＢＣＤ），可以直接作為輸入變量，用犅３、犅２、犅１、犅０表示；輸出４位格雷碼用犌３、犌２、犌１、犌０表示。
（２）根據４位８４２１ＢＣＤ碼和典型格雷碼的因果關係列出真值表，如表４．２．６所示。
表４．２．６８４２１犅犆犇碼轉換為格雷碼的真值表輸入變量輸出變量犅３犅２犅１犅０犌３犌２犌１犌００００００００００００１０００１００１０００１１００１１００１００１０００１１００１０１０１１１０１１００１０１０１１１０１００１０００１１００１００１１１０１１２０數字電子技術（續表）輸入變量輸出變量犅３犅２犅１犅０犌３犌２犌１犌０１０１０××××１０１１××××１１００××××１１０１××××１１１０××××１１１１××××（３）根據真值表，填寫輸出函數卡諾圖。因為十進製隻有１０個數碼，而４位８４２１ＢＣＤ碼有１６種組合狀態，其中後６種組合１０１０～１１１１屬於禁用碼。在卡諾圖中做任意項處理，得到的犌３、犌２、犌１、犌０的卡諾圖如圖４．２．９所示。
圖４．２．９例４．２．６的卡諾圖（４）根據卡諾圖，得出犌０～犌３的邏輯函數表達式：犌０＝犅１犅０犌１＝犅２犅１（４．２．９）犌２＝犅３犅２犌３＝犅３第４章組合邏輯電路１２１需要指出的是，犌２的卡諾圖畫的不是大圈，畫大圈得到的是犌２＝犅３＋犅２將更簡單。但是這更簡單的邏輯表達式要多用一種或門器件，而犌１、犌０都是用異或門，故犌２＝犅３犅２采用異或門就減少了器件種類。這就更切合工程中的實際應用情況。
（５）根據邏輯函數表達式繪出邏輯電路圖４．２．１０。
４．３加法器圖４．２．１０例４．２．６的邏輯電路算術運算是數字係統的基本功能，更是計算機中不可缺少的組成單元。在計算機中，加法是一種基本運算，其他的算術運算往往是轉換為加法進行的。能夠實現二進製加法運算的邏輯電路稱為加法器。
４．３．１半加器和全加器半加器和全加器是算術運算電路中的單元，都是完成１位二進製數相加的一種組合邏輯電路。隻能進行本位加數、被加數的加法運算而不考慮相鄰低位進位的邏輯部件叫做半加器；能同時進行本位加數、被加數和相鄰低位的進位信號的加法運算的邏輯部件稱為全加器。
１．半加器半加器不考慮低位來的進位，最低位的加法就是半加。半加器有兩個輸入端，分別為加數犃和被加數犅；輸出也是兩個，分別為和數犛和向相鄰高位的進位犆。其方框圖如圖４．３．１所示，真值表如表４．３．１所示。
表４．３．１半加器的真值表輸入輸出加數犃被加數犅和數犛進位數犆０００００１１０１０１０圖４．３．１半加器框圖１１０１由真值表可直接寫出輸出邏輯函數表達式：犛＝犃犅＋犃犅＝犃犅（４．３．１）犆＝犃犅可見，可以用一個異或門和一個與門組成半加器，如圖４．３．２所示。
如果想用與非門組成半加器，則將上式用代數法變換成與非形式：犛＝犃犅＋犃犅＝犃犅＋犃犅＋犃犃＋犅犅＝犃（犃＋犅）＋犅（犃＋犅）＝犃·犃犅＋犅·犃犅＝犃·犃犅·犅·犃犅１２２數字電子技術犆＝犃犅＝犃犅（４．３．２）由此畫出用與非門組成的半加器邏輯電路圖，如圖４．３．３所示，與上一節例４．２．３的圖４．２．３相比，僅僅用二輸入端的與非門代替了圖４．２．３中的非門而已。其專用邏輯符號如圖４．３．４所示。
圖４．３．２由異或門和與門組成的半加器圖４．３．３與非門組成的半加器圖４．３．４半加器的邏輯符號圖４．３．５全加器框圖２．全加器除了最低位以外，在多位數加法運算時，其他各位都需要考慮低位送來的進位。考慮低位來的進位的加法稱為全加，全加器就具有這種功能。全加器方框圖如圖４．３．５所示，真值表如表４．３．２所示。表中的犃ｉ和犅ｉ分別表示被加數和加數輸入，犆ｉ－１表示來自相鄰低位的進位輸入。犛ｉ為本位和輸出，犆ｉ為向相鄰高位的進位輸出。
表４．３．２全加器的真值表輸入輸出犃ｉ犅ｉ犆ｉ－１犛ｉ犆ｉ０００００００１１００１０１００１１０１１００１０１０１０１１１００１１１１１１第４章組合邏輯電路１２３由真值表直接寫出犛犻和犆犻的輸出邏輯函數表達式，再經代數法化簡和轉換，得犛ｉ＝犃ｉ犅ｉ犆ｉ－１＋犃ｉ犅ｉ犆ｉ－１＋犃ｉ犅ｉ犆ｉ－１＋犃ｉ犅ｉ犆ｉ－１＝（犃ｉ犅ｉ）犆ｉ－１＋（犃ｉ犅ｉ）犆ｉ－１＝犃ｉ犅ｉ犆ｉ－１（４．３．３）犆ｉ＝犃ｉ犅ｉ犆ｉ－１＋犃ｉ犅ｉ犆ｉ－１＋犃ｉ犅ｉ犆ｉ－１＋犃ｉ犅ｉ犆ｉ－１＝犃ｉ犅ｉ＋（犃ｉ犅ｉ）犆ｉ－１根據邏輯表達式（４．３．３）畫出全加器的邏輯電路如圖４．３．６（ａ）所示，圖４．３．６（ｂ）所示為全加器的代表符號。
圖４．３．６全加器用兩個半加器和一個或門也可以組成全加器，電路如圖４．３．７所示。
圖４．３．７用兩個半加器和一個或門組成的全加器邏輯圖４．３．２多位加法器１．串行進位加法器兩個多位數相加時每一位都是帶進位相加的，因而必須使用全加器。隻要依次將低位全加器的進位輸出端犆ｉ接到高位全加器的進位輸入端犆ｉ－１，就可以構成多位加法器了。
圖４．３．８就是根據上述原理接成的４位串行進位加法器電路。從圖中可見，兩個４位相加數犃３犃２犃１犃０和犅３犅２犅１犅０的各位同時送到相應全加器的輸入端，進位數犆ｉ串行傳送。全加器的個數等於相加數的位數，最低位全加器的犆ｉ－１端應接０。顯然，每一位的相加結果都必須等到低一位的進位產生以後才能建立起來，因此將這種結構的電路稱為串行進位加法器。
這種加法器的最大缺點是運算速度慢。在最不利的情況下，做一次加法運算需要經過４個全加器的傳輸延遲時間（從輸入加數到輸出狀態穩定建立起來所需要的時間）才能得到穩定可靠的運算結果。因為進位信號是串行傳遞的，圖４．３．８中最後一位的進位輸出犆３要經過四位全加器傳遞之後才能形成。如果位數增加，傳輸延遲時間將更長，工作速度更慢。
但考慮到串行進位加法器的電路結構比較簡單，因而在對運算速度要求不高的設備中，這種１２４數字電子技術加法器仍不失為一種可取的電路。
圖４．３．８４位串行進位加法器２．超前進位加法器為了提高運算速度，必須設法減小由於進位信號逐級傳遞所耗費的時間。那麼高位的進位輸入信號能否在相加運算開始時就知道呢？
我們知道，加到第犻位的進位輸入信號是這兩個加數第犻位以下各位狀態的函數，所以第犻位的進位輸入信號犆ｉ－１一定能由犃ｉ－１犃ｉ－２…犃０和犅ｉ－１犅ｉ－２…犅０唯一地確定。根據這個原理，就可以通過邏輯電路事先得出每一位全加器的進位輸入信號，而無需再從最低位開始向高位逐位傳遞進位信號了，這就有效地提高了運算速度。采用這種結構形式的加法器稱為超前進位（ＣａｒｒｙＬｏｏｋ－ａｈｅａｄ）加法器，也稱為快速進位（ＦａｓｔＣａｒｒｙ）加法器。
下麵分析一下這些超前進位信號的產生原理。從表４．３．２所示的全加器的真值表中可以看到，在兩種情況下會有進位輸出信號產生。第一種情況是犃ｉ犅ｉ＝１，這時犆ｉ＝１。第二種情況是犃ｉ＋犅ｉ＝１且犆ｉ－１＝１，也產生犆ｉ＝１的信號，這時可以把來自低位的進位輸入信號犆ｉ－１直接傳送到進位輸出端犆ｉ。也就是說，第犻位的進位輸出信號犆ｉ和輸入信號犆ｉ－１可以在加數、被加數信號輸入時直接運算產生而不用等待。這種思路的可行性可以從全加器的輸出邏輯表達式（４．３．３）可以看出，現重新寫出：犛ｉ＝犃ｉ犅ｉ犆ｉ－１（４．３．４）犆ｉ＝犃ｉ犅ｉ＋（犃ｉ犅ｉ）犆ｉ－１（４．３．５）考察進位信號犆ｉ的表達式（４．３．５），它的實際意義是若犃ｉ＝犅ｉ＝１，則犃ｉ犅ｉ＝１，得犆ｉ＝１，即產生進位。所以，我們定義犌ｉ＝犃ｉ犅ｉ，犌ｉ稱為產生變量。
若犃ｉ犅ｉ＝１，則犃ｉ犅ｉ＝０，得犆ｉ＝犆ｉ－１，即能夠將低位的進位信號傳送到高位的進位輸出端而不要等待。所以，我們定義犘ｉ＝犃ｉ犅ｉ，犘ｉ稱為傳輸變量。
犌ｉ和犘ｉ都隻與被加數犃ｉ和加數犅ｉ有關，而與進位信號無關。
將犌ｉ和犘ｉ代入式（４．３．４）和式（４．３．５），得犛ｉ＝犘ｉ犆ｉ－１（４．３．６）犆ｉ＝犌ｉ＋犘ｉ犆ｉ－１（４．３．７）由式（４．３．７），得各位進位信號的邏輯表達式如下：犆０＝犌０＋犘０犆－１（４．３．８ａ）犆１＝犌１＋犘１犆０＝犌１＋犘１犌０＋犘１犘０犆－１（４．３．８ｂ）犆２＝犌２＋犘２犆１＝犌２＋犘２犌１＋犘２犘１犌０＋犘２犘１犘０犆－１（４．３．８ｃ）犆３＝犌３＋犘３犆２＝犌３＋犘３犌２＋犘３犘２犌１＋犘３犘２犘１犌０＋犘３犘２犘１犘０犆－１（４．３．８ｄ）第４章組合邏輯電路１２５由式（４．３．８）可以看出：各位的進位信號都隻與犌ｉ、犘ｉ和犆－１有關，而犆－１是向最低位的進位信號，其值為０，所以各位的進位信號都隻與加數犃ｉ和被加數犅ｉ有關，它們是可以並行產生的，從而可實現不用等待的超前進位。
根據以上思路構成的超前進位的集成４位加法器７４ＨＣ２８３的邏輯電路圖如圖４．３．９所示，圖４．３．１０是邏輯框圖，圖４．３．１１是它的引腳圖。
圖４．３．９集成４位加法器７４犎犆２８３的邏輯電路圖１２６數字電子技術圖４．３．１０７４犎犆２８３邏輯框圖圖４．３．１１７４犎犆２８３引腳圖一片７４ＨＣ２８３隻能進行４位二進製數的加法運算，如果進行更多位數的加法，則需要進行擴展。將多片７４ＨＣ２８３進行級聯，就可擴展加法運算的位數。例如用２片７４ＨＣ２８３組成的８位二進製數加法電路，如圖４．３．１２所示。
圖４．３．１２２片７４犎犆２８３組成的８位二進製數加法電路該電路的級聯是串行進位方式，低位片（１）的進位輸出連到高位片（２）的進位輸入。當級聯數目增加較多時，會顯著影響運算速度。為了不影響運算速度，多片電路的級聯必須采用並行進位的級聯方式。
３．超前進位產生器７４犔犛１８２舊的矛盾問題解決了，又會有新的矛盾產生。超前進位加法器雖然大大提高了運算速度，然而在位數較多時又出現了新的問題。隨著加法器位數的增加，超前進位邏輯電路將越來越複雜，電路實現困難增大。為了解決這一矛盾，設計出了專用的超前進位產生器７４ＬＳ１８２，在進行７４ＨＣ２８３級聯擴展時，超前進位產生器使其各片之間的進位也是超前進位。這樣既擴充了位數，又保持了較高的運行速度，而且使電路又不太複雜。
專用的超前進位產生器用於將多片運算電路之間的進位信號連接成並行進位結構。集成超前進位產生器７４ＬＳ１８２的邏輯圖和邏輯符號分別如圖４．３．１３（ａ，ｂ）所示。
圖４．３．１３所示７４ＬＳ１８２的引出端信號分別是：進位輸入端犆狀，進位產生輸入端犌０～犌３，進位傳輸輸入端犘０～犘３，進位輸出端犆狀＋狓、犆狀＋狔、犆狀＋狕，進位產生輸出端犌，進位傳輸輸出端犘。
根據圖４．３．１３（ａ），可得犆狀＋狓＝犌０犘０＋犌０犆狀＝犌０＋犘０犆狀第４章組合邏輯電路１２７圖４．３．１３集成超前進位產生器７４犔犛１８２為簡明起見，上式可寫為犆狀＋狓＝犌０＋犘０犆狀（４．３．９ａ）同理，可得犆狀＋狔＝犌１＋犘１犌０＋犘１犘０犆狀（４．３．９ｂ）犆狀＋狕＝犌２＋犘２犌１＋犘２犘１犘０犆狀（４．３．９ｃ）犘和犌為低電平有效，所以得犘＝犘３犘２犘１犘０（４．３．９ｄ）犌＝犌３＋犘３犌２＋犘３犘２犌１＋犘３犘２犘１犌０（４．３．９ｅ）式（４．３．９ａ～４．３．９ｃ）對應於式（４．３．８ａ～４．３．８ｃ），兩者形式一致。犆狀＋狓、犆狀＋狔、犆狀＋狕為各位的進位信號，犘犻、犌犻為低電平有效，犆狀是進位輸入信號。犘和犌可以用於實現多個超前進位產生器連接。
４．多位加法器的應用加法器是算術運算器件，它可作二進製加法運算，也可以作減法運算（把減數碼變換為補碼，即用加上補碼來實現減法運算）。外加控製電路能夠實現多種算術、邏輯運算，還能應用於十進製代碼運算及代碼間的轉換等。如果能將邏輯函數化簡為輸入、輸出變量或輸入變量與常數在數值上相加的關係，這時用加法器來設計組合邏輯電路就十分方便。
１２８數字電子技術【例４．３．１】設計一個代碼轉換電路，將８４２１ＢＣＤ碼轉換為餘３碼，用７４ＨＣ２８３實現。
解以８４２１ＢＣＤ碼犇犆犅犃為輸入、餘３碼犢３犢２犢１犢０為輸出，可得到代碼轉換電路的真值表，如表４．３．３所示。
表４．３．３例４．３．１的邏輯真值表輸入８４２１ＢＣＤ碼輸出餘３碼犇犆犅犃犢３犢２犢１犢０００００００１１０００１０１００００１００１０１００１１０１１００１０００１１１０１０１１００００１１０１００１０１１１１０１０１０００１０１１１００１１１００由表４．３．３知，對同一個十進製數符，餘３碼比８４２１ＢＣＤ碼多３。因此，實現８４２１ＢＣＤ碼到餘３碼的變換，隻需把每組８４２１ＢＣＤ碼都加上３（即００１１），即犢３犢２犢１犢０＝犇犆犅犃＋００１１（４．３．１０）所以，從７４ＨＣ２８３的犃３～犃０端輸入８４２１ＢＣＤ碼的四位代碼犇犆犅犃，犅３～犅０端接固定代碼００１１，就能實現相應的轉換，其邏輯圖如圖４．３．１４所示。
【例４．３．２】試用７４ＨＣ２８３實現餘３碼到８４２１ＢＣＤ碼的轉換。圖４．３．１４將８４２１犅犆犇碼解由例４．３．１知，對同一個十進製數符，餘３碼比轉換成餘３碼８４２１ＢＣＤ碼多３，可得轉換電路的真值表４．３．４。因此，實現餘３碼到８４２１ＢＣＤ碼的變換，隻需從餘３碼中減去３（即００１１）。利用二進製補碼的概念，很容易實現上述減法。由於００１１的補碼為１１０１，減００１１與加１１０１等效，即犢３犢２犢１犢０＝犡３犡２犡１犡０＋１１０１（４．３．１１）表４．３．４例４．３．２的邏輯真值表輸入餘３碼輸出８４２１ＢＣＤ碼犡３犡２犡１犡０犢３犢２犢１犢０００１１０００００１０００００１０１０１００１０第４章組合邏輯電路１２９（續表）輸入餘３碼輸出８４２１ＢＣＤ碼犡３犡２犡１犡０犢３犢２犢１犢００１１０００１１０１１１０１００１００００１０１１００１０１１０１０１００１１１１０１１１０００１１００１００１所以，從７４ＨＣ２８３的犃３～犃０輸入餘３碼的四位代碼犡３犡２犡１犡０，犅３～犅０接固定代碼１１０１，就可以實現相應的轉換，其邏輯電路圖如圖４．３．１５所示。
圖４．３．１５將餘３碼轉換成８４２１犅犆犇碼【例４．３．３】試用７４ＨＣ２８３構成一位８４２１ＢＣＤ碼加法器。
解當兩個用８４２１ＢＣＤ碼表示的一位十進製數相加時，每個數都不會大於９（１００１），考慮到低位來的進位，最大的和為９＋９＋１＝１９。根據題意，可列出電路的真值表４．３．５。
表４．３．５十進製數０～１９與相應的二進製數及８４２１犅犆犇碼十進製數４位加法器輸出二進製數輸出８４２１犅犆犇碼ＮＣ３Ｓ３Ｓ２Ｓ１Ｓ０Ｄ１０Ｄ３Ｄ２Ｄ１Ｄ００００００００００００１００００１００００１２０００１００００１０３０００１１０００１１４００１００００１００５００１０１００１０１６００１１０００１１０７００１１１００１１１１３０數字電子技術（續表）十進製數４位加法器輸出二進製數輸出８４２１犅犆犇碼ＮＣ３Ｓ３Ｓ２Ｓ１Ｓ０Ｄ１０Ｄ３Ｄ２Ｄ１Ｄ０８０１００００１０００９０１００１０１００１１００１０１０１００００１１０１０１１１０００１１２０１１００１００１０１３０１１０１１００１１１４０１１１０１０１００１５０１１１１１０１０１１６１００００１０１１０１７１０００１１０１１１１８１００１０１１０００１９１００１１１１００１當用４位二進製數加法器７４犎犆２８３完成這個加法運算時，加法器輸出的是４位二進製數表示的和，而不是犅犆犇碼。因此，必須想辦法將４位二進製數表示的和轉換成８４２１犅犆犇碼。將真值表４．３．５中０～１９的二進製數和用８４２１犅犆犇碼表示的數進行比較發現，當和數小於１００１（９）時，二進製碼與８４２１犅犆犇碼相同；當和數大於１００１（９）時以後的十組代碼，８４２１犅犆犇的最高位Ｄ１０為１，而Ｄ３Ｄ２Ｄ１Ｄ０與和數小於１００１（９）時的代碼是相同的，但是都比表４．３．５左邊對應的二進製代碼大０１１０（６）。故隻要在二進製碼上加０１１０（６）就可以把二進製碼轉換為８４２１犅犆犇碼，同時產生進位輸出。這一轉換可以由一個修正電路來完成。
設Ｃ為修正信號，則Ｃ＝Ｃ３＋ＣＳ＞９（４．３．１２）式中：Ｃ３為７４犎犆２８３最高位的進位輸出信號；ＣＳ＞９表示和數大於９的情況。因為在十進製數１０～１５之間，Ｃ３＝０，這期間的二進製碼大於９，依靠ＣＳ＞９的電路產生信號Ｃ；在十進製數１６～１９之間，７４犎犆２８３的輸出Ｓ３Ｓ２Ｓ１Ｓ０肯定小於１００１，ＣＳ＞９的電路不能產生Ｃ，這時的Ｃ信號則由Ｃ３＝１來產生。故式（４．３．１２）的意思是，當兩個一位８４２１犅犆犇碼相加時，若和數超過９，或者有進位時（這時）都應該對和數進行加６（即）修正。
０１１０圖４．３．１６例４．３．３中犛＞９的卡諾圖如圖所示。化簡，得Ｃ４．３．１６犆犛＞９的卡諾圖Ｃ犛＞９＝Ｓ３Ｓ２＋Ｓ３Ｓ１（４．３．１３）所以，有第４章組合邏輯電路１３１Ｃ＝Ｃ３＋Ｓ３Ｓ２＋Ｓ３Ｓ１（４．３．１４）當Ｃ＝１時，把０１１０加到二進製加法器輸出端即可，同時Ｃ作為一位８４２１犅犆犇碼加法器的進位信號。
所以，可用一片７４犎犆２８３加法器進行求和運算，用門電路產生修正信號，一片７４犎犆２８３實現加６修正，即得一位８４２１犅犆犇碼加法器，進位輸出可以用修正信號Ｃ，也可以用第２片的Ｃ３端作為進位輸出端，如圖４．３．１７所示。
４．４編碼器將具有特定意義的信息用相應的二進製代碼表示的過程稱為編碼。實現編碼功能的電路稱為編碼器。
狀位二進製代碼可以組成２狀個不同的狀態，既可以表示２狀個信號，若需要對犖個輸入的信號進行編碼，則圖４．３．１７兩片７４犎犆２８３構成的犖≤２狀（４．４．１）一位８４２１犅犆犇碼加法器狀為二進製代碼的位數，即輸入變量的個數。
當犖＝２狀時，是利用了狀個輸入變量的全部組合進行的編碼，稱為全編碼，實現全編碼的電路叫做全編碼器或二進製編碼器；當犖＜２狀時，是利用狀個變量的部分狀態進行的編碼，稱為部分編碼。可根據式犖≤２狀來確定二進製代碼的位數。
編碼器主要有二進製編碼器、二十進製編碼器和優先編碼器等。若編碼器有８個輸入端、３個輸出端，稱為８線３線編碼器；如有１０個輸入端、４個輸出端，稱為１０線４線編碼器。其餘以此類推。
４．４．１二進製編碼器用狀位二進製代碼來表示犖＝２狀個信號的電路稱為二進製編碼器，其框圖如圖４．４．１所示。
圖中，輸入信號犐０、犐１、犐２、…、犐２狀－１為２狀個有待於編碼的信息，輸出信號犢狀－１、犢狀－２、…、犢０為狀位代碼，其中犢狀－１為最高位，犢０為最低位。
例如，當狀＝３時，為３位二進製編碼器，它有２狀＝８個輸入信號、３個輸出信號，又稱為８線３線編碼器。當狀＝４時，為４圖４．４．１二進製編碼器位二進製編碼器，有１６個輸入信號、４個輸出信號，故又稱１６線４線編碼器。
對於編碼器來說，在編碼過程中，一次隻能有一個輸入信號被編碼，被編碼的信號必須１３２數字電子技術是有效電平，有效電平可以是低電平，也可以是高電平，這與電路設計有關，編碼器不同，其有效電平可能不同。例如，某個編碼器的輸入有效電平是高電平，表明隻有輸入為高電平的信號才能被編碼，而輸入低電平的信號不能被編碼。對於輸出的二進製代碼來說，可能是原碼，也可能是反碼，這也取決於電路的結構。例如十進製數６，原碼是０１１０，而它的反碼是１００１。
【例４．４．１】設計一個能將犐０、犐１、犐２、…、犐７８個輸入信號編成二進製代碼輸出的編碼器。用與非門和非門實現。
解（１）分析設計要求，列出功能真值表。由題意可知，該編碼器有８個輸入信號，分別是犐０、犐１、犐２、…、犐７，有編碼請求時，輸入信號用１表示，沒有時用０表示，即輸入信號高電平有效。根據犖＝８＝２狀可求出狀＝３，為３位二進製代碼，分別以犢２、犢１和犢０表示。列出功能真值表如表４．４．１所示。
表４．４．１８線３線編碼器的功能真值表輸入輸出犐０犐１犐２犐３犐４犐５犐６犐７犢２犢１犢０１０００００００００００１００００００００１００１００００００１００００１０００００１１００００１０００１０００００００１００１０１００００００１０１１００００００００１１１１（２）根據真值表寫出邏輯函數表達式。由編碼真值表可知，在８個輸入編碼信號中，同一時刻隻能對一個請求編碼的信號進行編碼。否則，輸出二進製代碼會發生混亂，這也就是說，這犐０、犐１、犐２、…、犐７８個信號是相互排斥的。因此，輸出函數就是其值為１對應輸入變量（指請求編碼信號取值為１的變量）進行邏輯加，即犢２＝犐４＋犐５＋犐６＋犐７犢１＝犐２＋犐３＋犐６＋犐７（４．４．２）犢０＝犐１＋犐３＋犐５＋犐７（３）因要求使用與非門實現，把式４．４．２變換為與非表達式：犢２＝犐４犐５犐６犐７（４．４．３）犢１＝犐２犐３犐６犐７犢０＝犐１犐３犐５犐７（４）畫邏輯電路圖。根據式４．４．２繪出圖４．４．２所示的二進製編碼器。應當指出，當犐１～犐７都為０時，輸出犢２犢１犢０＝０００，故犐０輸入線可以不畫出。
第４章組合邏輯電路１３３圖４．４．２８線３線二進製編碼器邏輯電路圖如果沒有使用與非門和非門實現的限製，便可以用或門實現，電路如圖４．４．３所示。如果設計為輸入編碼信號為低電平有效，則功能真值表中的犐０～犐７在有編碼信號請求時，輸入信號用０表示，沒有編碼信號時用１表示，那麼，若各個信號輸入端改用犐０～犐７表示的話，我們就可以得到用３個四輸入端的與非門組成的８線３線二進製編碼器，電路如圖４．４．４所示。
圖４．４．３或門實現的８線３線圖４．４．４僅與非門組成的二進製編碼器邏輯電路圖編碼器邏輯電路圖４．４．２二十進製編碼器二十進製編碼器就是用４位二進製數碼對０～９一位十進製數碼進行編碼的電路。將十進製的１０個數碼０～９編成二進製代碼的邏輯電路稱為二十進製編碼器。其原理與二進製編碼器並無本質的區別。現以最常用的８４２１ＢＣＤ碼編碼器為例加以說明。
由於輸入有１０個數碼，要求有１０種狀態，而３位二進製代碼隻有８種狀態，顯然需要用４位（２４＞１０，取狀＝４）二進製代碼。這種編碼器又稱為１０線４線編碼器。
設輸入的１０個數碼分別用犐０～犐９表示，輸出的二進製代碼分別為犢３、犢２、犢１、犢０，采用８４２１碼的編碼方式，就是在４位二進製代碼的１６種狀態中，取出前麵１０種狀態，後麵的６種狀態不用，這樣得到的真值表如表４．４．２所示。因為犐０～犐９是一組相互排斥的變量，故可以由真值表直接寫出邏輯表達式：犢３＝犐８＋犐９犢２＝犐４＋犐５＋犐６＋犐７（４．４．４）犢１＝犐２＋犐３＋犐６＋犐７犢０＝犐１＋犐３＋犐５＋犐７＋犐９１３４數字電子技術表４．４．２１０線４線８４２１犅犆犇碼編碼器真值表輸入輸出犖犐０犐１犐２犐３犐４犐５犐６犐７犐８犐９犢３犢２犢１犢００１０００００００００００００１０１０００００００００００１２００１０００００００００１０３０００１００００００００１１４００００１００００００１００５０００００１０００００１０１６００００００１００００１１０７０００００００１０００１１１８００００００００１０１０００９０００００００００１１００１根據邏輯表達式４．４．４繪出用或門實現的８４２１ＢＣＤ碼編碼器電路如圖４．４．５所示。
圖４．４．５或門組成的二十進製編碼器邏輯電路圖若把式４．４．４變換為與非形式如式４．４．５，則用與非門和非門構成的邏輯電路圖如圖４．４．６所示。
圖４．４．６與非門組成的二十進製編碼器邏輯電路圖第４章組合邏輯電路１３５犢３＝犐８犐９犢２＝犐４犐５犐６犐７（４．４．５）犢１＝犐２犐３犐６犐７犢０＝犐１犐３犐５犐７犐９如果把輸入編碼信號設計成低電平有效，其電路構成與上述電路有所不同，請看例４．４．２。
【例４．４．２】分析圖４．４．７所示電路的工作原理。
圖４．４．７例４．４．２的邏輯電路圖解（１）分析電路，寫邏輯函數表達式。
圖中左端的十個按鍵犛０～犛９，按鍵按下時按鍵右端為低電平，按鍵不按時右端為高電平。因此，電路應為輸入低電平有效。上方犃、犅、犆、犇和犌犛五個端子為輸出端。今以按鍵犛０～犛９右端為信號輸入端。寫出電路的邏輯函數式：犃＝犛８＋犛９＝犛８犛９犅＝犛４＋犛５＋犛６＋犛７＝犛４犛５犛６犛７犆＝犛２＋犛３＋犛６＋犛７＝犛２犛３犛６犛７（４．４．６）犇＝犛１＋犛３＋犛５＋犛７＋犛９＝犛１犛３犛５犛７犛９犌犛＝犛０·犃＋犅＋犆＋犇（２）列功能真值表。
設犛０～犛９沒有一個被按下，則犃犅犆犇＝００００，犌犛＝０；犛０～犛９中有一個被按下，犌犛＝１。
可見，犌犛是個使能標誌端。由式４．４．６，將犛０～犛９分別以一個為０其餘為１代入計算，１３６數字電子技術不難列出本例電路的功能真值表。
表４．４．３例４．４．２電路的功能表輸入輸出犛９犛８犛７犛６犛５犛４犛３犛２犛１犛０犃犅犆犇犌犛１１１１１１１１１１０００００１１１１１１１１１０００００１１１１１１１１１０１０００１１１１１１１１１０１１００１０１１１１１１１０１１１００１１１１１１１１０１１１１０１００１１１１１０１１１１１０１０１１１１１０１１１１１１０１１０１１１０１１１１１１１０１１１１１０１１１１１１１１１０００１０１１１１１１１１１１００１１（３）分析電路的邏輯功能。
從功能表中可知，按鍵犛０～犛９代表輸入的十個十進製數符號０～９，輸入為低電平有效，即某一按鍵按下，該鍵對應的右端的輸入信號為０，其餘各鍵右端輸入端都為１。４個輸出端犃、犅、犆、犇，為４位８４２１ＢＣＤ碼。例如，犛９按下，輸出犃犅犆犇＝１００１，犌犛＝１；犛０按下，犃犅犆犇＝００００，犌犛＝１；無按鍵按下，輸出犃犅犆犇＝００００，犌犛＝０，表明此時輸出代碼００００不是有效的編碼。故犌犛為編碼標誌，當按下犛０～犛９任意一個鍵時，犌犛＝１，表示有編碼信號輸入，電路輸出對應的４位８４２１ＢＣＤ碼；當犛０～犛９均沒按下時，犌犛＝０，表示沒有編碼信號輸入，此時的輸出代碼００００為無效代碼。所以，本電路是帶使能標誌的鍵控８４２１ＢＣＤ碼編碼器。
４．４．３優先編碼器前麵討論的編碼器存在一個嚴重的缺點，就是輸入的編碼信號是互相排斥的，即同一時刻隻能有一個輸入編碼信號有效。若同時有兩個及其以上的輸入編碼信號有效，則輸出的二進製代碼會產生錯誤。優先編碼器解決了不能同時輸入兩個及其以上有效信號的問題，它允許有多個輸入信號同時請求編碼，但是編碼器給所有的輸入信號規定了優先順序，當多個輸入信號同時出現時，隻對其中優先級最高的一個進行編碼。這種隻對其中一個優先級別最高的信號進行編碼的邏輯電路稱為優先編碼器。在優先編碼器中，是優先級別高的編碼信號排斥級別低的。至於輸入編碼信號優先級別的高低，則是由設計者根據實際工作需要事先安排的。
１．８線３線優先編碼器７４１４８７４１４８是一種常用的８線３線集成優先編碼器，圖４．４．８是其邏輯圖，圖４．４．９是其引第４章組合邏輯電路１３７腳圖。圖中犐７～犐０為編碼輸入端，優先順序為犐７→犐０，即犐７的優先級最高，然後是犐６、犐５、…、犐０，低電平有效。犃２～犃０為編碼輸出端，也是低電平有效，即反碼輸出。另外，犈犐為使能輸入端，犌犛為優先編碼工作標誌，都是低電平有效；犈犗為使能輸出端，高電平有效。
圖４．４．８優先編碼器７４１４８的邏輯圖７４１４８的功能如表４．４．４所示。由該表第一行可知，當犈犐為１時，無論犐７～犐０如何（即任意電平，可０可１），各輸出信號均為１，編碼器處於非工作狀態。
功能表的第二行表明，當犈犐為０、犐７～犐０均為１時，輸出犃２、犃１、犃０及犌犛都為１，犈犗為０，此時器件仍處於非工作狀態。功能表的第三行～第十行說明，當犈犐為０時，若犐犻＝０（有效）、犐犻＋１～犐７都為１（無效）時，就輸出犻的反碼，而與低於犐犻的信號犐０～犐犻－１的狀態無關。因此，實現了由犐７～犐０的優先編碼順序，即犐７的圖４．４．９７４１４８引腳圖優先級最高，然後是犐６、犐５、犐４、…、犐０。由該表可知，犌犛為編碼器工作與否的標誌，即優先編碼標誌。
表４．４．４７４１４８優先編碼器功能表輸入輸出犈犐犐０犐１犐２犐３犐４犐５犐６犐７犃２犃１犃０犌犛犈犗１××××××××１１１１１０１１１１１１１１１１１１００×××××××０００００１０××××××０１００１０１１３８數字電子技術（續表）輸入輸出犈犐犐０犐１犐２犐３犐４犐５犐６犐７犃２犃１犃０犌犛犈犗０×××××０１１０１００１０××××０１１１０１１０１０×××０１１１１１０００１０××０１１１１１１０１０１０×０１１１１１１１１００１００１１１１１１１１１１０１注：表中×號表示可０可１，為任意值。
集成編碼器的輸入、輸出端的數目都是一定的，利用編碼器的輸入使能端犈犐、輸出使能端犈犗和優先編碼工作標誌犌犛，可以擴展編碼器的輸入、輸出端。
【例４．４．３】用兩片７４１４８組成１６線４線優先編碼器，其邏輯電路如圖４．４．１０所示，試分析其工作原理。
圖４．４．１０兩片７４１４８實現的１６線４線優先編碼器解根據表４．４．４所示７４１４８的功能，對圖４．４．１０進行分析可知：１６線４線優先編碼器共有１６個編碼輸入端，用犡０～犡１５表示；有４個編碼輸出端，用犢０～犢３表示。片１為低位片，其輸入端犐０～犐７作為總輸入端犡０～犡７；片２為高位片，其輸入端犐０～犐７作為總輸入端犡８～犡１５。兩片的輸出端犃０、犃１、犃２分別相與，作為總輸出端犢０、犢１、犢２，片２的犌犛端作為總輸出端犢３。片１的輸出使能端犈犗作為電路總的輸出使能端；片２的輸入使能端犈犐作為電路總的輸入使能端，在本電路中接０，處於允許編碼狀態。片２的輸出使能端犈犗接片１的輸入使能端犈犐，控製片１工作。兩片的工作標誌犌犛相與，作為總的工作標誌犌犛端。
電路的工作原理是：（１）電路初始處於允許編碼狀態，片２優先。即片２有信號輸入時，片１被禁止，片２第４章組合邏輯電路１３９沒有信號輸入時，片１允許編碼。由於７４１４８片內是優先編碼，片間是高位片２優先，故組成的４位編碼器仍然是優先編碼器。
（２）當片２的輸入端沒有信號輸入，即犡８～犡１５全為１時，犌犛２＝１（即犢３＝１），犈犗２＝０（即犈犐１＝０），片１處於允許編碼狀態。設此時犡４＝０，則片１的輸出為犃２犃１犃０＝０１１，由於片２沒有信號輸入，根據功能表知，片２輸出為犃２犃１犃０＝１１１，所以總輸出犢３犢２犢１犢０＝１０１１（因為７４１４８輸出的是反碼，犡４的原碼是０１００，反碼即１０１１）。
（３）當片２有信號輸入，犈犗２＝１（即犈犐１＝１），片１處於禁止編碼狀態。設此時犡１４＝０（即片２的犐６＝０），則片２的輸出為犃２犃１犃０＝００１，且犌犛２＝０。由於片１輸出犃２犃１犃０＝１１１，所以總輸出犢３犢２犢１犢０＝０００１，剛好是１１１０（犡１４）的反碼。
【例４．４．４】試用８線３線編碼器７４１４８和門電路設計８４２１ＢＣＤ碼優先編碼器。
解（１）列出功能表。
８４２１ＢＣＤ碼編碼器應有１０個編碼輸入端，４個編碼輸出端。現在７４１４８的基礎上增加兩個編碼輸入端犐９、犐８和輸出端犢３，采用原碼輸出。可列出功能表如表４．４．５所示。
表４．４．５８４２１犅犆犇優先編碼器功能表輸入輸出犐０犐１犐２犐３犐４犐５犐６犐７犐８犐９犢３犢２犢１犢０×××××××××０１００１××××××××０１１０００×××××××０１１０１１１××××××０１１１０１１０×××××０１１１１０１０１××××０１１１１１０１００×××０１１１１１１００１１××０１１１１１１１００１０×０１１１１１１１１０００１０１１１１１１１１１００００（２）寫邏輯函數式。
由功能表可知，輸出采用原碼，而因為使用反碼輸出的７４１４８為主電路，所以後三位的輸出犢２犢１犢０隻要分別在７４１４８的原輸出端加接反相器即得到原碼。那麼犢３＝犐８＋犐９＝犐８犐９考慮到犐９比犐８優先，隻要在這兩個輸入端同時為０時使輸出犢０＝１即可，故原７４１４８的犃０端應加接一個與非門，即犢０＝犃０犐９。為使犐８比犐７～犐０優先，利用使能輸入犈犐的功能，將犢３連接到犈犐端。
這樣便得到邏輯函數式：１４０數字電子技術犢３＝犐８犐９犢２＝犃２（）犢１＝犃１４．４．７犢０＝犃０犐９犈犐＝犢３（３）依據式４．４．７繪出邏輯電路圖如圖４．４．１１所示。
圖４．４．１１７４１４８和門電路組成的８４２１犅犆犇編碼器（４）檢驗分析。
圖４．４．１１電路中，當犐９、犐８無輸入（即犐９、犐８均為高平）時，與非門犌４的輸出犢３＝０，同時使７４１４８的犈犐＝０，允許７４１４８工作，７４１４８對輸入犐０～犐７進行編碼。如犐６＝０，則犃２犃１犃０＝００１，經門犌１、犌２、犌３處理後，犢２犢１犢０＝１１０，所以總輸出犢３犢２犢１犢０＝０１１０。這正好是６的８４２ｌＢＣＤ碼。
當犐９或犐８有輸入（低電平）時，與非門犌４的輸出犢３＝１，同時使７４１４８的犈犐＝１，禁止７４１４８工作，使犃２犃１犃０＝１１１。如果此時犐９＝０，總輸出犢３犢２犢１犢０＝１００１；如果犐８＝０，總輸出犢３犢２犢１犢０＝１０００。正好是９和８的８４２ｌＢＣＤ碼。
根據以上分析，圖４．４．１１電路符合８４２ｌＢＣＤ優先編碼器的功能要求。
２．二十進製編碼器７４犔犛１４７二十進製編碼器７４ＬＳ１４７的邏輯圖如圖４．４．１２所示。它有９個輸入端犐９～犐１，犐９的優先級別最高，依次是犐８、犐７、…、犐０、犐０的優先權最低。犢３犢２犢１犢０為４個輸出端，以ＢＣＤ碼的反碼形式輸出。
按照圖４．４．１２，可得出其邏輯表達式：犢３＝犐８＋犐９犢２＝犐７犐８犐９＋犐６犐８犐９＋犐５犐８犐９＋犐４犐８犐９（４．４．８）犢１＝犐７犐８犐９＋犐６犐８犐９＋犐３犐４犐５犐８犐９＋犐２犐４犐５犐８犐９犢０＝犐９＋犐７犐８犐９＋犐５犐６犐８犐９＋犐３犐４犐６犐８犐９＋犐１犐２犐４犐６犐８犐９由式（４．４．８）可以推算出二十進製編碼器７４ＬＳ１４７的功能表，如表４．４．６所示。
第４章組合邏輯電路１４１圖４．４．１２二十進製優先編碼器７４犔犛１４７表４．４．６二十進製編碼器７４犔犛１４７的功能表輸入輸出犐１犐２犐３犐４犐５犐６犐７犐８犐９犢３犢２犢１犢０１１１１１１１１１１１１１××××××××００１１０×××××××０１０１１１××××××０１１１０００×××××０１１１１００１××××０１１１１１０１０×××０１１１１１１０１１××０１１１１１１１１００×０１１１１１１１１１０１０１１１１１１１１１１１０從表中看出，若有輸入端犐０＝０，此時犐９～犐１都為１，對應輸出應該是犢３犢２犢１犢０＝１１１１；而功能表中犐９～犐１都為１時，已經是犢３犢２犢１犢０＝１１１１。這表明，犐０＝０就是等同於犐９～犐１都為１的情況，故犐０端完全可以省去，就用犐９～犐１都為１來表示該端子的功能。所以，圖中隻有犐９～犐１而沒有畫出犐０。
１４２數字電子技術４．５譯碼器和數據分配器譯碼就是將具有特定含義的二進製代碼轉換成對應的輸出信號，是編碼的逆過程。具有譯碼功能的邏輯電路稱為譯碼器。譯碼器可分為兩種類型：一種是將一係列代碼轉換成與之一一對應的有效信號，這種譯碼器可稱為唯一地址譯碼器，它常用於計算機中對存儲器單元地址的譯碼，即將每一個地址代碼轉換成一個有效信號，從而選中對應的單元。如二進製譯碼器和二十進製譯碼器。另一種是將一種代碼轉換成另一種代碼，稱為代碼變換器，如數字顯示譯碼器。下麵先介紹二進製唯一地址譯碼器。
４．５．１二進製譯碼器將輸入二進製代碼的各種組合按其原意轉換成對應信號輸出的邏輯電路稱為二進製譯碼器。圖４．５．１為二進製譯碼器的結構框圖，它具有狀個輸入端，２狀個輸出端和１個使能輸入端。習慣上稱之為狀線２狀線譯碼器。例如，譯碼器有２個輸入端就有４個輸出端，稱為２線４線譯碼器；有３個輸入端８個輸出端的譯碼器稱為３線８線譯碼器，以此類推。在使能輸入端為有效電平時，對應每一組輸入代碼，隻有其中一個輸出端為有效電平，其餘輸出端都為相反電平，也稱為無效電平。輸出信號可以是高電平有效，也可以是低電平有效。
圖４．５．１二進製譯碼器結構圖由於二進製譯碼器有犖＝２狀個輸出端，屬於完全譯碼，輸出是輸入變量的各種組合。因此，一個輸出對應一個最小項，故又稱為最小項譯碼器。輸出端是１有效的，稱為高電平譯碼，一個輸出就是一個最小項；若輸出端是０有效的，則稱為低電平譯碼，一個輸出對應一個最小項的非。
１．２線４線譯碼器２線４線譯碼器輸入變量犃、犅共有４種不同的狀態組合，因而有４個輸出信號犢３、犢２、犢１、犢０，屬於完全譯碼，且輸出低電平有效，其功能表如表４．５．１所示。
第４章組合邏輯電路１４３表４．５．１２線４線譯碼器功能表輸入輸出犈犐犃犅犢０犢１犢２犢３１××１１１１００００１１１００１１０１１０１０１１０１０１１１１１０另外，電路設置了使能控製端犈犐，當犈犐＝１時，無論犃、犅為何種狀態，輸出全為１，譯碼器處於非工作狀態。而當犈犐＝０時，對應於犃、犅的某種狀態組合，其中隻有一個輸出量為０，其餘各輸出量均為１。例如：犃犅＝００時，輸出為犢０＝０，其餘輸出端犢３、犢２、犢１均為１。
由此可見，譯碼器是通過輸出端的邏輯電平以識別不同的代碼。
根據功能表４．５．１可寫出各輸出端的邏輯函數表達式：犢０＝犈犐犃犅犢１＝犈犐犃犅（４．５．１）犢２＝犈犐犃犅犢３＝犈犐犃犅根據邏輯函數式繪出邏輯圖如圖４．５．２所示。
圖４．５．２２線４線譯碼器邏輯圖２．集成電路譯碼器常用的集成二進製譯碼器有ＣＭＯＳ（如７４ＨＣ１３８）和ＴＴＬ（如７４ＬＳ１３８）的定型產品，兩者在邏輯功能上沒有區別，隻是電性能參數不同而已，現用７４Ｘ１３８表示兩者中任意一種。
７４Ｘ１３９是雙２線４線譯碼器，兩個獨立的譯碼器封裝在一個集成芯片中，其中之一的邏輯符號如圖４．５．３所示。
邏輯符號說明：７４Ｘ１３９邏輯符號框外部的犈、犢３、犢２、犢１和犢０作為變量符號，表示外部輸入或輸出信號名稱，字母上麵的“－”號說明該輸入或輸出是低電平有效。符號框內部的輸入、輸出變量表示其內部的邏輯關係。當輸入或輸出為低電平有效時，邏輯符號框外部１４４數字電子技術犈、犢３～犢０的邏輯狀態與符號框內部相應變量的邏輯狀態相反。在推導表達式的過程中，如果低電平有效的輸入或輸出變量上麵的“－”號參與運算，則在畫邏輯圖或驗證真值表時，注意將其還原為低電平有效符號。
下麵介紹ＴＴＬ器件７４ＬＳ１３８的邏輯功能。
７４ＬＳ１３８是典型的３線８線譯碼器，其功能表如表４．５．２所示。輸入為三位二進製數犃２、犃１、犃０，它們共有８種狀態的組合，可譯出８個輸出信號，輸出為低電平有效，屬於全譯碼器。此外為了擴展譯碼器的輸入變量，還設置圖４．５．３７４犡１３９的邏輯符號了３個使能端（也叫選通控製端或允許端）犌１、犌２犃和犌２犅。由功能表可知，犌１＝０、犌２犃＝１或者犌２犅＝１時，譯碼器處於禁止態，所有的輸出端都處於高電平。當犌１＝１且犌２犃＝０、犌２犅＝０時，譯碼器處於工作態。此時，輸出端的邏輯表達式為犢０＝犌１犌２Ａ犌２Ｂ犃２犃１犃０犢１＝犌１犌２Ａ犌２Ｂ犃２犃１犃０…（４．５．２）犢犻＝犌１犌２Ａ犌２Ｂ·犿犻（犻＝０～７）…犢７＝犌１犌２Ａ犌２Ｂ犃２犃１犃０表４．５．２３線８線譯碼器７４犔犛１３８功能表輸入輸出犌１犌２犃犌２犅犃２犃１犃０犢０犢１犢２犢３犢４犢５犢６犢７×１××××１１１１１１１１××１×××１１１１１１１１０×××××１１１１１１１１１００００００１１１１１１１１００００１１０１１１１１１１０００１０１１０１１１１１１０００１１１１１０１１１１１００１００１１１１０１１１１００１０１１１１１１０１１１００１１０１１１１１１０１１００１１１１１１１１１１０由犢犻＝犌１犌２Ａ犌２Ｂ·犿犻知，當犌１＝１且犌２Ａ＝０、犌２Ｂ＝０時，犢犻＝犿犻。這說明每個輸出都是輸入變量所對應的最小項的非，是低電平譯碼。
第４章組合邏輯電路１４５按邏輯表達式畫出邏輯圖，如圖４．５．４所示。圖４．５．５是其引腳排列圖和邏輯功能示意圖。
圖４．５．４７４犔犛１３８集成譯碼器邏輯圖圖４．５．５７４犔犛１３８的引腳排列和邏輯功能示意圖４．５．２二十進製譯碼器二十進製譯碼器是把ＢＣＤ碼的１０個代碼翻譯成有效輸出信號的譯碼器，又稱為８４２１ＢＣＤ碼～十進製碼譯碼器，是一種碼製變換譯碼器。
二十進製譯碼器的輸入端是十進製數的４位二進製ＢＣＤ碼，分別用犃３、犃２、犃１、犃０表示；輸出的是與１０個十進製數字相對應的１０個信號，用犢９～犢０表示，低電平有效。因為二十進製譯碼器有４根輸入線，１０根輸出線，故又稱４線１０線譯碼器。
在８４２１ＢＣＤ譯碼器中，有１０１０到１１１１共６個冗餘碼，它們是不應該出現的。根據這６個冗餘碼處理方式的不同，二十進製譯碼器又可分為部分譯碼器和完全譯碼器。
１．部分譯碼器部分譯碼也稱作不完全譯碼，這種譯碼器的輸入端隻出現規定的前１０種代碼，而不出現其他６種不采用的代碼。將不采用的代碼作為無關項來處理，利用無關項簡化邏輯函數，１４６數字電子技術以便減少門電路的輸入端數的接線。部分譯碼的二十進製譯碼器的邏輯圖如圖４．５．６所示。其輸出犢９～犢０的邏輯表達式為：犢０＝犃３犃２犃１犃０犢５＝犃２犃１犃０犢１＝犃３犃２犃１犃０犢６＝犃２犃１犃０犢２＝犃２犃１犃０犢７＝犃２犃１犃０（４．５．３）犢３＝犃２犃１犃０犢８＝犃３犃０犢４＝犃２犃１犃０犢９＝犃３犃０圖４．５．６部分譯碼的二十進製譯碼器其功能表如表４．５．３所示。
表４．５．３部分譯碼的二十進製譯碼器功能表十進輸入輸出製數犃３犃２犃１犃０犢０犢１犢２犢３犢４犢５犢６犢７犢８犢９００００００１１１１１１１１１１０００１１０１１１１１１１１２００１０１１０１１１１１１１３００１１１１１０１１１１１１４０１００１１１１０１１１１１５０１０１１１１１１０１１１１６０１１０１１１１１１０１１１７０１１１１１１１１１１０１１８１０００１１１１１１１１０１９１００１１１１１１１１１１０第４章組合邏輯電路１４７１０１０～１１１１這六組碼是不采用的，在正常工作時一般不會出現，但在開機或有幹擾時則可能產生，常稱它為偽輸入。一旦出現偽輸入，譯碼器可能有一個以上的輸出為０。例如，當輸入端為犃３犃２犃１犃０＝１１１１時，譯碼器輸出犢９和犢７均為０，這是不允許的，也是這種部分譯碼器的缺點。
２．完全譯碼完全譯碼是指對１６種輸入代碼都進行翻譯處理，不再把不采用的代碼作為無關項處理，而是按最小項譯碼，但同時１０１０～１１１１這六組偽碼對應的譯碼輸出全為高電平。完全譯碼的二十進製譯碼器７４ＬＳ４２的邏輯圖如圖４．５．７所示。圖４．５．８是其引腳排列圖和邏輯功能示意圖。７４ＬＳ４２其輸出犢９～犢０的邏輯表達式為犢０＝犃３犃２犃１犃０犢１＝犃３犃２犃１犃０犢２＝犃３犃２犃１犃０犢３＝犃３犃２犃１犃０犢４＝犃３犃２犃１犃０（４．５．４）犢５＝犃３犃２犃１犃０犢６＝犃３犃２犃１犃０犢７＝犃３犃２犃１犃０犢８＝犃３犃２犃１犃０犢９＝犃３犃２犃１犃０圖４．５．７二十進製譯碼器７４犔犛４２１４８數字電子技術圖４．５．８７４犔犛４２的引腳排列和邏輯功能示意圖完全譯碼譯碼器７４ＬＳ４２的功能表如表４．５．４所示。
表４．５．４完全譯碼的二十進製譯碼器功能表十進輸入輸出製數犃３犃２犃１犃０犢０犢１犢２犢３犢４犢５犢６犢７犢８犢９００００００１１１１１１１１１１０００１１０１１１１１１１１２００１０１１０１１１１１１１３００１１１１１０１１１１１１４０１００１１１１０１１１１１５０１０１１１１１１０１１１１６０１１０１１１１１１０１１１７０１１１１１１１１１１０１１８１０００１１１１１１１１０１９１００１１１１１１１１１１０１０１０１１１１１１１１１１１０１１１１１１１１１１１１偽１１００１１１１１１１１１１碼１１０１１１１１１１１１１１１１１０１１１１１１１１１１１１１１１１１１１１１１１１根據以上分析，部分譯碼的二十進製譯碼器，對於６個偽碼可以接收，將其在輸出端譯成低電平。例如，犃３犃２犃１犃０＝１１０１，將使犢９＝０。從這個意義上看，不完全譯碼器也稱不拒絕偽碼的譯碼器。而完全譯碼器對於６個偽碼，其輸出全部為高電平，所以也稱它是拒絕偽碼的譯碼器。
第４章組合邏輯電路１４９４．５．３顯示譯碼器在各種數字設備中經常需要將數字、文字和符號直觀地顯示出來，供人們直接讀取結果，或用以監視數字係統的工作情況。因此，顯示電路是許多數字設備中必不可少的部分。
顯示譯碼器就是將輸入的８４２１ＢＣＤ代碼譯成顯示器所需要的驅動信號，以使顯示器用十進製數字顯示出８４２１ＢＣＤ代碼所表示的數值的一種譯碼器。
顯示器件的種類很多，按顯示方式分：有字型重疊式、點陣式、分段式等；按發光物質分：有半導體發光二極管（ＬＥＤ）顯示器、液晶顯示器（ＬＣＤ）、熒光顯示器、氣體放電管顯示器等。目前在數字電路中應用最廣泛的是由發光二極管構成的七段數字顯示器。數字顯示電路包括譯碼驅動電路和數碼顯示器，其框圖如圖４．５．９所示。下麵介紹常用的七段ＬＥＤ顯示器及其譯碼驅動電路。圖４．５．９８４２１犅犆犇顯示譯碼電路框圖１．七段犔犈犇數字顯示器數碼顯示器就是用來顯示數字、文字或符號的器件。七段式數字顯示器是目前常用的顯示方式。七段ＬＥＤ數字顯示器俗稱“數碼管”，是分段式半導體顯示器件，七個發光段就是將七個發光二極管（加小數點為八個）按一定的方式排列起來，七段中犪、犫、犮、犱、犲、犳、犵（小數點犇犘）各自對應一個發光二極管。發光二極管的ＰＮ結由特殊半導體材料磷砷化镓做成，當ＰＮ結外加正向電壓時，ＰＮ結便可以將電能轉化為光能，發出清晰悅目的光線。七段ＬＥＤ數碼管，就是利用不同發光段的組合來顯示０～９等阿拉伯數字，如圖４．５．１０所示。
圖４．５．１０七段數字顯示器及發光段組合圖發光二極管構成的七段ＬＥＤ顯示器有兩種，共陰極和共陽極電路，如圖４．５．１１所示。
共陰極電路中，內部七個發光二極管的陰極連在一起，使用時陰極接低電平，需要某一段發光，就將相應二極管的陽極經過限流電阻接高電平有效的譯碼輸出端。共陽極的內部七個發光二極管的陽極連在一起，使用時陽極必須接高電平，陰極經限流電阻接譯碼輸出端，驅動器的驅動極性與共陰極的剛好相反。調節限流電阻可以調節ＬＥＤ的亮度，一般ＬＥＤ數１５０數字電子技術碼管中ＬＥＤ的額定電流為１０ｍＡ。
圖４．５．１１半導體數字顯示器的內部接法七段ＬＥＤ數字顯示器的優點是工作電壓較低（１．５～３Ｖ）、體積小、壽命長、亮度高、響應速度快、工作可靠性高。缺點是工作電流較大，每個字段的工作電流約為５～１０ｍＡ。
２．顯示譯碼（驅動）器為了使數碼管能顯示十進製數，必須將十進製數的代碼經譯碼器譯出，然後經驅動器點亮對應的段。例如，對於８４２１ＢＣＤ碼的００１１狀態，對應的十進製數為３，則譯碼驅動器應使犪、犫、犮、犱、犵各段點亮。譯碼器的功能就是對應於某一組數碼輸入，相應的幾個輸出端輸出有效信號。
常用的集成七段顯示譯碼器有兩類：一類譯碼器輸出高電平有效信號，用來驅動共陰極顯示器，如ＴＴＬ七段顯示譯碼器７４ＬＳ４８以及ＣＭＯＳ七段顯示譯碼器７４ＨＣ４５１ｌ、７４ＨＣ４８；另一類輸出低電平有效信號，以驅動共陽極顯示器，如ＴＴＬ七段顯示譯碼器７４ＬＳ４７。
下麵介紹常用的ＴＴＬ七段顯示譯碼器７４ＬＳ４８，圖４．５．１２是它的邏輯符號，其中犃３、犃２、犃１、犃０為ＢＣＤ碼輸入信號，犪、犫、犮、犱、犲、犳、犵為譯碼器的７個高電平有效的輸出端，用以驅動共陰極七段ＬＥＤ數碼管。為增加器件的功能與擴大器件的應用，在譯碼／驅動電路的基礎上又附加了輔助功能控製信號犔犜、犚犅犐和犅犐／犚犅犗。
把７４ＬＳ４８的功能列於表４．５．５中。從表中可以看圖４．５．１２７４犔犛４８的邏輯符號出，當輔助功能控製信號無效時，即表中的１～１６行，犃３、犃２、犃１、犃０每輸入一組ＢＣＤ碼，犢犪～犢犵輸出端就有相應的輸出，電路實現正常譯碼。如果犃３犃２犃１犃０＝０１０１，犪、犮、犱、犳、犵端輸出為１，驅動共陰極數碼管的犪、犮、犱、犵、犳字段顯示數字５。
輔助控製端犔犜、犚犅犐和犅犐／犚犅犗具有以下功能：（１）正常譯碼顯示。犔犜＝１、犅犐／犚犅犗＝１時，對輸入為十進製數ｌ～１５的二進製碼（０００１～１１１１）進行譯碼，產生對應的七段顯示碼。
（２）滅零輸入端犚犅犐。當輸入犚犅犐＝０，而輸入為０的二進製碼００００時，則譯碼器的犪～犵輸出全０，使顯示器全滅；隻有當犚犅犐＝１時，才產生０的七段顯示碼。所以，犚犅犐稱為滅零輸入端。
（３）試燈輸入端犔犜。當犅犐＝１、犔犜＝０時，無論輸入怎樣，犪～犵輸出全１，數碼管七段第４章組合邏輯電路１５１全亮。由此可以檢測顯示器七個發光段的好壞。犔犜稱為試燈輸入端。
（４）特殊控製端犅犐／犚犅犗。犅犐／犚犅犗可以做輸入端，也可以做輸出端。
表４．５．５七段顯示譯碼器７４犔犛４８的邏輯功能表功能輸入輸入／輸出輸出顯示（輸入）犔犜犚犅犐犃３犃２犃１犃０犅犐／犚犅犗犪犫犮犱犲犳犵字形０１１００００１１１１１１１０１１×０００１１０１１００００２１×００１０１１１０１１０１３１×００１１１１１１１００１４１×０１００１０１１００１１５１×０１０１１１０１１０１１６１×０１１０１００１１１１１７１×０１１１１１１１００００８１×１０００１１１１１１１１９１×１００１１１１１００１１１０１×１０１０１０００１１０１１１１×１０１１１００１１００１１２１×１１００１０１０００１１１３１×１１０１１１００１０１１１４１×１１１０１０００１１１１１５１×１１１１１０００００００滅燈××××××００００００００滅零１０００００００００００００試燈０×××××１１１１１１１１作輸入使用時，如果犅犐＝０時，不管其他輸入端為何值，也不論犃３犃２犃１犃０為何值，犪～犵均輸出０，顯示器全滅。因此，犅犐稱為滅燈輸入端，優先權最高。
作輸出端使用時，受控於犚犅犐。當犚犅犐＝０，輸入為０的二進製碼００００時，犚犅犗＝０，用以指示該片正處於滅零狀態。所以，犚犅犗又稱為滅零輸出端。
將犅犐／犚犅犗和犚犅犐配合使用，可以實現多位數顯示時的“無效０消隱”功能。
在多位十進製數碼顯示時，整數前和小數後的０是無意義的，稱為“無效０”。在圖４．５．１３所示的多位數碼顯示係統中，就可將無效０滅掉。從圖中可見，由於整數部分７４ＬＳ４８除最高位的犚犅犐接０、最低位的犚犅犐接１外，其餘各位的犚犅犐均接受高位的犚犅犗輸出信號。所以整數部分隻有在高位是０，而且被熄滅時，低位才有滅零輸入信號。同理，小數部分除最高位的犚犅犐接１、最低位的犚犅犐接０外，其餘各位均接受低位的犚犅犗輸出信號。所以小數部分隻有在低位是０而且被熄滅時，高位才有滅零輸入信號。從而實現了多位十進１５２數字電子技術製數碼顯示器的“無效０消隱”功能。
圖４．５．１３帶有無效０消隱功能的多位數碼顯示電路４．５．４譯碼器的應用１．譯碼器的功能擴展利用集成譯碼器的使能端可以方便地擴展譯碼器的容量。
【例４．５．１】用３線８線譯碼器７４ＬＳ１３８組成４線１６線譯碼器。
解顯然一片７４ＬＳ１３８譯碼器不夠，必須２片，按圖４．５．１４所示連接。
圖４．５．１４兩片７４犔犛１３８擴展為４線１６線譯碼器兩片７４ＬＳ１３８的犃２、犃１、犃０對應並聯，片２的犌１端與片１的犌２犃端相接同時作為輸入端犃３，片２的犌２犃、犌２犅端並接後連到片１的犌２犅端作為使能端犈，片１的犌１端接高電平。片１輸出犢０～犢７，片２輸出犢８～犢１５。
當犈＝１時，兩個譯碼器都禁止工作，輸出全１；當犈＝０時，譯碼器工作。這時，如果犃３＝０，高位片禁止，低位片工作，輸出犢０～犢７由輸入二進製代碼犃２犃１犃０決定；如果犃３＝１，低位片禁止，高位片工作，輸出犢８～犢１５由輸入二進製代碼犃２犃１犃０決定。從而實現了４線１６線譯碼器功能。
本例中如果將７４ＬＳ１３８片２的犌２犃、犌２犅端並接後接地，片１的犌２犃、犌２犅並接後與片２的犌１端相連作為高位輸入端同時兼作使能端，留作進一步擴展使用。此接法的效果與圖４．５．１４的接法效果也是一樣的。其擴展方法可歸結為兩點：一是根據輸出線數確定最少集成芯片數；二是同名地址端相連作低位輸入，高位輸入端接使能端，保證每次隻有一片處於第４章組合邏輯電路１５３工作狀態，其餘處於禁止狀態。
【例４．５．２】用７４ＨＣ１３９和７４ＨＣ１３８構成５線３２線譯碼器。輸入為５位二進製碼犅４犅３犅２犅１犅０，對應輸出為犔０～犔３１為低電平有效信號。
解由輸出線數可知，至少要４片７４ＨＣ１３８譯碼器，這時使能端本身已不能完成高位輸入的控製了，常采用樹形結構擴展，再加一片譯碼器７４ＨＣ１３９對高２位譯碼，其４個輸出分別控製４片７４ＨＣ１３８的使能端，選擇其中一個工作，連接電路如圖４．５．１５所示。
圖４．５．１５例４．５．２的邏輯電路圖從圖中看出，當高位輸入犅４犅３＝００且犅２犅１犅０從０００變化到１１１時，對應犔０～犔７中有一個輸出為０，其餘輸出全部為１，故４片７４ＨＣ１３８中，設置（０）片為譯碼狀態，其餘３片為禁止狀態，對應的犔８～犔３１全為１。當高位輸入犅４犅３＝０１且犅２犅１犅０從０００變化到１１１時，７４ＨＣ１３８（１）片為譯碼狀態，片（０）、（２）、（３）為禁止態。當高位輸入犅４犅３＝１０和１１時，分別設置片（２）和片（３）為譯碼狀態。所以，低三位輸入犅２犅１犅０分別由４片７４ＨＣ犾３８的３個地址輸入端並接在一起。
高位犅４犅３即為７４ＨＣ１３９的兩個地址輸入端犃１犃０，７４ＨＣ１３９的４個低有效輸出分別接到４片７４ＨＣ犾３８的低有效使能輸入端，使４片７４ＨＣｌ３８在犅４犅３的控製下輪流工作在譯碼狀態。
２．用譯碼器實現組合邏輯電路因為二進製譯碼器的每一個輸出分別對應一個最小項（高電平譯碼）或一個最小項的非１５４數字電子技術（低電平譯碼），而邏輯函數可以表示為最小項之和的形式，所以隻要利用二進製譯碼器的某些輸出，再輔以適當的門電路，就可以得到任意組合的邏輯電路。其特點是方法簡單，無須簡化，工作可靠。
【例４．５．３】試用譯碼器和門電路實現邏輯函數犔＝犃犆＋犅犆。
解（１）將邏輯函數轉換成最小項表達式，再轉換成與非與非形式。
犔＝犃犅犆＋犃犅犆＋犃犅犆＝犿３＋犿５＋犿７＝犿３·犿５·犿７（２）該函數有三個變量，所以選用３線８線譯碼器７４ＬＳ１３８。用一片７４ＬＳ１３８加一個三輸入端與非門就可實現邏輯函數犔，邏輯圖如圖４．５．１６所示。
表４．５．６例４．５．４的真值表輸入輸出犃犅犆犔犉犌０００００１００１１０００１０１０１０１１０１０１００１０１１０１０１０１１００１１圖４．５．１６例４．５．３的邏輯圖１１１１００【例４．５．４】某組合邏輯電路的真值表如表４．５．６所示，試用譯碼器和門電路設計該邏輯電路。
解（１）寫出各輸出的最小項表達式，再轉換成與非與非形式。
犔＝犃犅犆＋犃犅犆＋犃犅犆＋犃犅犆＝犿１＋犿２＋犿４＋犿７＝犿１·犿２·犿４·犿７犉＝犃犅犆＋犃犅犆＋犃犅犆＝犿３＋犿５＋犿６＝犿３·犿５·犿６犌＝犃犅犆＋犃犅犆＋犃犅犆＋犃犅犆＝犿０＋犿２＋犿４＋犿６＝犿０·犿２·犿４·犿６（２）選用３線８線譯碼器７４ＬＳ１３８。設犃＝犃２、犅＝犃１、犆＝犃０。將犔、犉、犌的邏輯表達式與７４ＬＳ１３８的輸出表達式相比較，有：犔＝犢１·犢２·犢４·犢７犉＝犢３·犢５·犢６犌＝犢０·犢２·犢４·犢６用一片７４ＬＳ１３８加三個與非門就可實現該組合邏輯電路，邏輯圖如圖４．５．１７所示。
本例表明，用譯碼器實現多輸出邏輯函數時，優點更為突出。
第４章組合邏輯電路１５５圖４．５．１７例４．５．４的邏輯圖圖４．５．１８用７４犔犛１３８實現１位全加器【例４．５．５】試用譯碼器實現１位全加器。
解根據１位全加器的真值表或它的邏輯函數式，我們不難得到它的最小項表達式：犛ｉ＝犃ｉ犅ｉ犆ｉ－１＋犃ｉ犅ｉ犆ｉ－１＋犃ｉ犅ｉ犆ｉ－１＋犃ｉ犅ｉ犆ｉ－１＝∑犿（１，２，４，７）＝犿１犿２犿４犿７（４．５．５）犆ｉ＝犃ｉ犅ｉ犆ｉ－１＋犃ｉ犅ｉ犆ｉ－１＋犃ｉ犅ｉ犆ｉ－１＋犃ｉ犅ｉ犆ｉ－１＝∑犿（３，５，６，７）＝犿３犿５犿６犿７三變量譯碼器７４ＬＳ１３８的８個輸出正好就是三個變量的全部最小項的非，因此，有關最小項的非再經過與非門即得有關最小項的和。其邏輯電路如圖４．５．１８所示。
這種用譯碼器加上門電路的思想方法，可以用來實現任何組合邏輯電路。目前，這種思想已被用隻讀存儲器實現邏輯函數所采用。
３．用譯碼器組成順序脈衝發生器【例４．５．６】已知７４ＬＳ１３８３線８線譯碼器的接線如圖４．５．１９所示。輸入信號犈的波形和犃、犅、犆的波形如圖４．５．２０（ａ）所示，試繪出譯碼器輸出的波形。
解根據７４ＬＳ１３８的功能表和輸入波形，繪出輸出端的波形圖如圖４．５．２０（ｂ）所示。
從圖中可以看出，若輸入信號按照一定的規律循環，則在譯碼器的輸出端一次出現該組脈衝信號，可以控製數字電路或係統按照事先規定好的順序進行一係列的操作。因此，譯圖４．５．１９７４犔犛１３８實現順序碼器可以用於構成順序脈衝發生器。脈衝發生器除了上述幾種應用之外，用譯碼器還可以實現各種數製轉換、進行存儲器係統的地址譯碼和構成數據分配器等。
１５６數字電子技術圖４．５．２０集成譯碼器７４犔犛１３８組成順序脈衝發生器的輸出波形４．５．５數據分配器將一路數據源輸入的數據根據輸入地址選擇碼分配到多路數據輸出中的某一路輸出的電路稱為數據分配器，又稱多路分配器。比如一台計算機的數據要分時送到打印機、繪圖儀和監控終端去，就要用到數據分配器。
按照輸出端的個數，數據分配器可分為１路４路、１路８路、１路１６路數據分配器等。
圖４．５．２１為數據分配器的電路結構示意圖。犇表示１路輸入數據源的數據，犢０、犢１、…、犢２狀－１表示２狀個輸出端，控製選擇傳輸通道的是狀位地址選擇信號。就像一個單刀多擲開關，刀位位置由地址選擇信號控製。圖４．５．２１數據分配器示意圖【例４．５．７】設計一個１路４路數據分配器，用門電路實現。
解（１）列真值表。
１路數據犇分配到４個傳輸通道犢０、犢１、犢２和犢３，則用兩位地址犃１犃０選擇信號。現約定，犃１犃０＝００時，犢０＝犇；犃１犃０＝０１時，犢１＝犇；犃１犃０＝１０時，犢２＝犇；犃１犃０＝１１時，犢３＝犇。
據此約定，列出真值表如表４．５．７所示。
表４．５．７１路４路數據分配器的真值表輸入輸出犃１犃０犢０犢１犢２犢３００犇００００１０犇００１０００犇０１１０００犇第４章組合邏輯電路１５７（２）寫邏輯函數表達式。
根據數據分配器的真值表，容易寫出邏輯表達式：犢０＝犇犃１犃０犢１＝犇犃１犃０（４．５．６）犢２＝犇犃１犃０犢３＝犇犃１犃０（３）按照邏輯函數式（４．５．６）繪出如圖４．５．２２所示的邏輯圖。
圖４．５．２２１路４路數據分配器數據分配器可以用唯一地址譯碼器實現。因為唯一地址譯碼器和數據分配器的功能非常接近，所以譯碼器一個很重要的應用就是構成數據分配器。也正因為如此，市場上沒有集成數據分配器產品，隻有集成譯碼器產品。當需要數據分配器時，可以用譯碼器改接而成。
【例４．５．８】用譯碼器設計一個１路８路數據分配器。
解設“１路８路”數據分配器的地址選擇信號為犃２、犃１和犃０，則可列出其功能表如表４．５．８所示。將該表與３線８線譯碼器７４ＬＳ１３８功能表相比較可見，隻要將譯碼器的３個輸入端改做分配器的３位地址選擇信號，譯碼器的８個譯碼輸出端改作分配器的８個數據輸出端犇０、犇１、…、犇７，譯碼器的使能端犌２犃或犌２犅（本例取犌２犅）改作分配器的數據輸入端，就可得數據分配器如圖４．５．２３所示。如當犃２犃１犃０＝１００時，若犇＝１則譯碼器處於禁止工作狀態，犇４＝１；若犇＝０，則譯碼器處於工作狀態，犇４＝０，從而實現了將犇傳送至犇４的功能。
表４．５．８數據分配器功能表地址選擇信號輸出犃２犃１犃００００犇＝犇０００１犇＝犇１０１０犇＝犇２０１１犇＝犇３１００犇＝犇４１０１犇＝犇５１１０犇＝犇６１１１犇＝犇７圖４．５．２３用譯碼器構成數據分配器１５８數字電子技術如果本例中將譯碼器的使能端犌２犃、犌２犅並聯接地，使能端犌１改做分配器的數據輸入端，則輸出端以犇輸出。例如，當犃２犃１犃０＝１００時，若犇＝０，則譯碼器處於禁止狀態，輸出端犇４＝１＝犇；若犇＝１，則譯碼器處於譯碼狀態，輸出端犇４＝０＝犇。可見，這種接法實現了將數據犇以犇方式傳送至犇４的功能。
按照本例的設計思路，如果想把唯一地址譯碼器改做數據分配器，隻要把二進製譯碼器的使能端作為數據輸入端，原二進製代碼輸入端作為地址選擇信號輸入端，原譯碼輸出端作為分配器的數據輸出端，則帶使能端的二進製唯一地址譯碼器就改成了數據分配器。
數據分配器的用途比較多，比如用它將一台ＰＣ與多台外部設備連接，將計算機的數據分送到外部設備中。它還可以與計數器結合組成脈衝分配器，用它與數據選擇器連接組成分時數據傳送係統。
４．６數據選擇器數據選擇器（ＤａｔａＳｅｌｅｃｔｏｒ／Ｍｕｌｔｉｐｌｅｘｅｒ）是一種能從多路輸入數據中選擇一路送到輸出端的組合邏輯電路，其作用相當於多個輸入的單刀多擲開關或“多路開關”。數據選擇的功能是在通道選擇信號的作用下，將多個通道的數據分時傳送到公共的數據通道上去。
圖４．６．１是數據選擇器的電路結構示意圖，圖中犇０～犇２狀－１為２狀路數據輸入端，狀位地址選擇信號共有２狀種不同組合，每一種組合選擇對應的一路數據輸出。常用的數據選擇器有４選１、８選１、１６選１等多種類型。下麵分別介紹４選１、８選１數據選擇器的原理、設計以及數據選擇器的應用。
表４．６．１４選１數據選擇器功能表輸入輸出犌犃１犃０犇３犇２犇１犇０犢１××××××０００×××００×××１１××０×００１××１×１０×０××０１０×１××１圖４．６．１數據選擇器示意圖０×××０１１１×××１４．６．１４選１數據選擇器４選１數據選擇器的功能表如表４．６．１所示。表中犌表示使能控製端，犌＝１時，數據選擇器不工作；犌＝０時，數據選擇器工作。犇３、犇２、犇１、犇０分別表示４路數據輸入端，犃１、犃０表示地址選擇信號輸入端。
從功能表來看，為了對４路數據進行選擇，用２位地址選擇碼犃１犃０產生４個地址信號，第４章組合邏輯電路１５９當犃１犃０＝００時，犢＝犇０；當犃１犃０＝０１時，犢＝犇１；當犃１犃０＝１０時，犢＝犇２；當犃１犃０＝１１時，犢＝犇３。這恰好相當於一個２位地址碼犃１犃０控製的４選１多路開關。因此，可以容易地寫出輸出端犢的邏輯函數式：犢＝（犃１犃０犇０＋犃１犃０犇１＋犃１犃０犇２＋犃１犃０犇３）·犌＝犌∑犿犻犇犻（４．６．１）式中：犿犻為犃１犃０組成的最小項。圖４．６．２是按其邏輯函數式（４．６．１）繪出的邏輯圖。
圖４．６．２４選１數據選擇器的邏輯電路圖圖４．６．３７４犔犛１５３的引腳排列常用的４選１數據選擇器的集成產品是ＣＯＭＳ雙４選１數據選擇器７４ＨＣ１５３和ＴＴＬ雙４選１數據選擇器７４ＬＳ１５３。雙４選１數據選擇器，在一個芯片上集成了兩個完全相同的４選１數據選擇器，７４ＬＳ１５３的引腳圖如圖４．６．３所示。其中犃１犃０為兩個地址選擇信號輸入端，為兩個選擇器所共用，兩個選擇器各有一個使能輸入端１犌和２犌。其功能表同表４．６．１，對芯片中的任意一個４選１數據選擇器都適用。
４．６．２８選１數據選擇器８選１數據選擇器的常用集成產品的典型型號是ＣＭＯＳ中規模集成電路７４ＨＣ１５１和ＴＴＬ中規模集成電路７４ＬＳ１５１。圖４．６．４是８選１數據選擇器７４ＬＳ１５１的邏輯圖和引腳排列圖，它通過給定不同的地址選擇信號即犃２犃１犃０的狀態，從８路輸入數據犇０～犇７中選擇一路並送到輸出端。犢為同相輸出端，犢為反相輸出端，兩個互補輸出以便應用更為靈活。犌是低電平有效的輸入使能控製端，用於控製電路的工作狀態和擴展功能。
根據邏輯電路圖４．６．４，寫出其邏輯函數式：犢＝（犇０犃２犃１犃０＋犇１犃２犃１犃０＋犇２犃２犃１犃０＋犇３犃２犃１犃０（４．６．２）＋犇４犃２犃１犃０＋犇５犃２犃１犃＋犇６犃２犃１犃０＋犇７犃２犃１犃０）犌寫成一般簡化的最小項表達式：７犢＝犌犇犻犿犻（４．６．３）∑犻＝０式中：犿犻為地址選擇信號犃２犃１犃０的最小項。
１６０數字電子技術圖４．６．４８選１數據選擇器７４犔犛１５１根據式（４．６．２），可列出７４ＬＳ１５１的功能表表４．６．２數據選擇器７４犔犛１５１的功能表如表４．６．２所示。輸入輸出按照７４ＬＳ１５１的功能表，若犌＝０，數據選擇犌犃２犃１犃０犢犢器正常工作，當犃２犃１犃０＝０００，犢＝犇０；…；當犃２犃１１×××０１犃０＝１１１，犢＝犇７。即在犃２犃１犃０的控製下，從８路數據中選擇一路送到輸出端犢或反相輸出端犢。００００犇０犇０若犌＝１，輸出犢＝０，犢＝１，電路處於禁止狀態。０００１犇１犇１仿此，可以推出２狀選１的數據選擇器的一般００１０犇２犇２輸出表達式：００１１犇３犇３２狀－１０１００犇４犇４犢＝犌犇犻犿犻（４．６．４）∑犻＝００１０１犇５犇５式中：狀為地址選擇信號輸入端數；犿犻為地０１１０犇６犇６址犃狀－１犃狀－２…犃０的最小項。０１１１犇７犇７４．６．３數據選擇器的應用１．數據選擇器的擴展（１）位擴展如果需要選擇多位數據時，可由幾個１位數據選擇器並聯組成，即將它們的使能端連在一起，相應地選擇輸入端並接在一起。當需要進一步擴充位數時，隻需相應地增加器件的第４章組合邏輯電路１６１數目。
【例４．６．１】試用兩片１位８選１數據選擇器７４ＬＳ１５１組成２位８選１數據選擇器。
解取兩片８選１數據選擇器７４ＬＳ１５１，片０和片１的同名地址端相並聯，作為２位８選１數據選擇器的地址輸入端犛２犛１犛０，兩個使能端並聯作為擴展後的使能端犈。片０的輸入端犇０～犇７為低位輸入端犇００～犇０７，輸出端犢為低位輸出犢０，犢為犢０；片１的輸入端犇０～犇７，為高位輸入端犇１０～犇１７，輸出端犢為高位輸出犢１，犢為犢１。如圖４．６．５所示。
圖４．６．５２位８選１數據選擇器的連接方法（２）字擴展由於集成電路受到芯片麵積和外部封裝大小的限製，目前生產的中規模數據選擇器的最大數據通道數為１６。當有較多的數據源需要選擇或者需要更大規模的數據選擇器時，可以用多片小容量的數據選擇器組合起來進行通道（容量）的擴展，也稱為字擴展。字擴展是把數據選擇器的使能端作為地址選擇輸入端來使用的。
【例４．６．２】試用２片８選１數據選擇器７４ＬＳ１５１組成一個１６選１的數據選擇器。
解為了能夠選擇１６路數據中的任意１路，必須用４位輸入地址代碼，而８選１數據選擇器地址隻有３位，因此第４位地址輸入端隻能借用使能控製端犌。
用２片７４ＬＳ１５１，將其低位的地址輸入端犃２犃１犃０並接組成４位地址選擇輸入的低３位，將高位輸入地址犃３接到７４ＬＳ１５１（０）的犌端，而將犃３接到７４ＬＳ１５１（１）的犌端，同時將２個數據選擇器的輸出端相加，就得到了圖４．６．６的１６選１數據選擇器。
如果需要對組成的１６選１數據選擇器進行工作狀態控製時，隻需要再設計一個控製輸入端分別加在或門輸入端和與門輸入端，把二輸入端或門、與門改為三輸入端或門、與門。
讀者可以自行設計。
２．實現組合邏輯函數對於２狀選１數據選擇器，當使能端為有效電平時，它的輸出表達式為２狀－１犢＝犇犻犿犻（４．６．５）∑犻＝０式中：狀為地址端數；犿犻為地址變量對應的最小項。如果把邏輯函數最小項表達式犉＝∑犿犻與式（４．６．５）對比，可發現犇犻相當於最小項表達式中的係數。當犇犻＝０時，對應１６２數字電子技術圖４．６．６７４犔犛１５１組成的１６先１數據選擇器的最小項不列入函數式。所以，將邏輯變量從數據選擇器的地址端輸入，而在數據端加上適當的０或１，就可以實現邏輯函數。
（１）邏輯變量數≤數據選擇器的地址輸入端數當邏輯函數的變量個數和數據選擇器的地址輸入變量個數相同時，可直接用數據選擇器來實現邏輯函數。
【例４．６．３】用８選１數據選擇器實現三變表４．６．３偶校驗函數的真值表量的偶校驗函數。犃犅犆犔解所謂偶校驗函數，就是輸入變量中有偶０００１數個１時輸出１，否則輸出為０。由此可以排出其００１０真值表如表４．６．３所示。０１００根據真值表，可知其邏輯表達式為０１１１犔＝犃犅犆＋犃犅犆＋犃犅犆＋犃犅犆１０００＝犿０＋犿３＋犿５＋犿６１０１１＝∑犿（０，３，５，６）（４．６．６）１１０１今選用ＣＭＯＳ集成數據選擇器７４ＨＣ１５１一１１１０片，將輸入變量接至數據選擇器的地址輸入端，即犃＝犛２，犅＝犛１，犆＝犛０。輸出變量接至數據選擇器的輸出端，即犔＝犢。將邏輯函數犔的最小項表達式與７４ＨＣ１５１的功能表相比較，顯然，犔式中出現的最小項對應的數據輸入端應接１，犔式中沒出現的最小項，對應的數據輸入端應接０。即犇０＝犇３＝犇５＝犇６＝１，犇１＝犇２＝犇４＝犇７＝０。７４ＨＣ１５１的使能端是低電平有效，故犈＝０。畫出連線圖如圖４．６．７所示。
在已知真值表的情況下，可以不寫邏輯函數表達式，直接根據真值表，把犿犻為１對應的數據輸入端連接起來接１，其餘的數據輸入端連接起來接地。也同樣可得到如圖４．６．７所示的接線圖。
第４章組合邏輯電路１６３如果已知的邏輯函數式不是最小項表達式，可以把它化成最小項表達式，再依據最小項表達式確定，所有最小項對應的數據輸入端都接１，其餘的數據輸入端都接０。無論采用哪種方法，對於采用同樣的數據選擇器，得到的連接圖都是相同的。
從本例還可以看出，與使用各種邏輯門電路相比，使用數據選擇器不需要對邏輯函數進行化簡，從而使設計更為方便，更為簡單可靠。
我們把使用數據選擇器產生組合邏輯函數時的連接方法歸納為三個要點：①正確連接使能端；圖４．６．７用７４犎犆１５１實現的偶校驗電路②區別高、低電位；③變量數＜數據選擇器的地址端數時，不用的地址端和數據輸入端都應當接地。
（２）邏輯函數的變量數比數據選擇器的地址輸入變量多１當邏輯函數的變量數比數據選擇器的地址輸入變量數多１時，不能用前述的簡單辦法。
應分離出多餘的變量，把它們加到適當的數據輸入端。
【例４．６．４】試用４選１數據選擇器實現邏輯函數：犔＝犃犅＋犅犆＋犃犆解（１）由於函數犔有三個輸入信號犃、犅、犆，而４選１僅有兩個地址端犃１和犃０，所以選犃、犅接到地址輸入端，且犃＝犃１，犅＝犃０。當然，也可以選擇犅＝犃１，犆＝犃０或者犃＝犃１，犆＝犃０。
（２）將犆加到適當的數據輸入端。
因為犔＝犃犅＋犅犆＋犃犆＝犃犅犆＋犃犅犆＋犃犅犆＋犃犅犆＝犃犅（犆＋犆）＋犃犅犆＋犃犅犆＝犿３＋犿１犆＋犿２犆＝犿３＋（犿１＋犿２）犆犿０不出現在邏輯函數式中，所以犇０應當接０，犇３應當接１，犇２、犇１應當相連後接入變量犆。圖４．６．８例４．６．４的邏輯圖③畫出連線圖如圖４．６．８所示。【例４．６．５】用８選１數據選擇器７４ＬＳ１５１實現邏輯函數：犔（犃，犅，犆，犇）＝∑犿（１，２，５，７，９，１１，１３，１４，１５）解首先將函數犔寫成最小項表達式的變量形式，然後從４個自變量中選擇３個作為數據選擇器的地址選擇變量（本例選擇犃犅犆），並將表達式寫成數據選擇器的輸出函數的形式。
犔＝犃犅犆犇＋犃犅犆犇＋犃犅犆犇＋犃犅犆犇＋犃犅犆犇＋犃犅犆犇＋犃犅犆犇＋犃犅犆犇＋犃犅犆犇＝犿０犇＋犿１犇＋犿２犇＋犿３犇＋犿４犇＋犿５犇＋犿６犇＋犿７犇＋犿７犇＝犿０犇＋犿１犇＋犿２犇＋犿３犇＋犿４犇＋犿５犇＋犿６犇＋犿７１６４數字電子技術很顯然，如果使能端為有效電平，當數據選擇器的地址選擇輸入犃２犃１犃０＝犃犅犆時，輸入數據端犇０～犇７＝犇，犇，犇，犇，犇，犇，犇，１。因此繪出電路圖如圖４．６．９所示。
數據選擇器和譯碼器都可以實現邏輯函數，而且不需要對邏輯函數進行化簡，並可以使集成電路芯片數目減到最少。它們不同之處在於：一個譯碼器可以實現多個邏輯函數，但需要輔以門電路，而且邏輯函數的變量多於譯碼器的輸入端時，實現起來較為困難，隻能將譯碼器圖４．６．９例４．６．５的邏輯圖擴展後實現；一個數據選擇器隻能實現一個邏輯函數，但是可以實現邏輯函數的變量數多於數據選擇器地址輸入端數的情況。
３．實現並行數據到串行數據的轉換數據選擇器通用性較強，除了能從多路數據中選擇輸出信號外，還可以實現並行數據到串行數據的轉換等。在數字係統中，往往要求將並行輸入的數據轉換成串行數據輸出，用數據選擇器很容易完成這種轉換。
圖４．６．１０所示為８選１數據選擇器７４ＬＳ１５１組成的並／串行轉換的電路圖。選擇器地址輸入端犃２犃１犃０的變化，按照圖中所給的波形從０００到１１１依次進行，則選擇器的輸出犔隨之接通犇０、犇１、犇２、…、犇７。當選擇器的數據輸入端犇０～犇７與一個並行８位數０１００１１０１相連接時，輸出端得到的數據依次是０→１→０→０→１→１→０→１，即轉換為串行數據輸出。
圖４．６．１０數據並行輸入轉換成串行輸出４．７數值比較器在各種數字係統尤其是在數字電子計算機中，經常需要對兩個二進製數進行大小判別，然後根據判別結果轉向執行某種操作。用來完成兩個位數相同的二進製數犃和犅的大小比較的邏輯電路稱為數值比較器或數碼比較器，簡稱比較器。比較兩個數犃和犅的大小一般原則是從它們的最高位開始比較，最高位數大的數就大，若最高位數相等，則再比較次高位，如此逐位比較下去直至最低位。在數字電路中，數值比較器的輸入是要進行比較的兩個二進製數犃和犅，輸出比較的結果有犃＞犅、犃＜犅和犃＝犅三種情況。因此，數值比較器有第４章組合邏輯電路１６５３個不同的輸出端。
４．７．１１位數值比較器１位數值比較器是多位比較器的基礎，其功能是比較兩個１位二進製數犃和犅的大小。當犃和犅都是１位數時，它們隻能取０或１兩種值，由此可寫出１位數值比較器的真值表，如表４．７．１所示。
由真值表寫出邏輯表達式：犉犃＞犅＝犃犅犉犃＜犅＝犃犅（４．７．１）犉犃＝犅＝犃犅＋犃犅由以上邏輯表達式可畫出１位數值比較器的邏輯圖，如圖４．７．１所示。
表４．７．１１位數值比較器真值表輸入輸出犃犅犉犃＞犅犉犃＜犅犉犃＝犅００００１０１０１０１０１００圖４．７．１１位數值比較器的邏輯圖１１００１４．７．２多位數值比較器１位數值比較器隻能對兩個１位二進製數進行比較，而實用的比較器一般是多位的，而且要考慮低位的比較結果。下麵以２位數值比較器為例討論這種多位數值比較器的結構及工作原理。
１．２位數值比較器２位數值比較器的真值表如表４．７．２所表４．７．２２位數值比較器的真值表示。其中犃１、犅１、犃０、犅０為數值輸入端，數值輸入輸出犉犃＞犅、犉犃＜犅、犉犃＝犅為三種不同比較結果的輸出端。犃１犅１犃０犅０犉犃＞犅犉犃＜犅犉犃＝犅由真值表可見，當高位犃１、犅１不相等犃１＞犅１××１００時，無需比較低位，犃１、犅１的比較結果就是犃１＜犅１××０１０兩個數的比較結果。當高位相等１１犃＝犅犃１＝犅１犃０＞犅０１００時，再比較低位犃０、犅０，由犃０、犅０的比較結果決定兩個數的比較結果。利用１位數值犃１＝犅１犃０＜犅００１０的比較結果，可以列出簡化的真值表如表犃１＝犅１犃０＝犅０００１４．７．２所示。
由此可寫出如下邏輯表達式：１６６數字電子技術犉犃＞犅＝犉犃１＞犅１＋犉犃１＝犅１犉犃０＞犅０犉犃＜犅＝犉犃１＜犅１＋犉犃１＝犅１犉犃０＜犅０（４．７．２）犉犃＝犅＝犉犃＝犅犉犃＝犅根據式（４．７．２）畫出邏輯圖如圖４．７．１２所１示０。０圖４．７．２２位數值比較器邏輯圖電路利用了１位比較器的輸出作為中間結果。它的原理是，如果２位數犃１犃０和犅１犅０的高位不相等，則高位比較結果就是兩數的比較結果，與低位無關。這時高位輸出犉犃１＝犅１＝０，使與門Ｇ１、Ｇ２、Ｇ３均封鎖，而或門都打開，低位比較結果不能影響或門，高位比較結果則從或門直接輸出。如果高位相等，則犉犃１＝犅１＝１，使與門Ｇ１、Ｇ２、Ｇ３均都打開，同時由於犉犃＞犅＝０和犉犃＝犅＝０作用，或門也打開，低位的比較結果直接送達輸出端，即低位的比較結１果決１定兩數誰１大、１誰小或者相等。
實際的多位比較器為了實現２位以上的數值比較，還設置了３個級聯輸入端犐犃＞犅、犐犃＜犅和犐犃＝犅，以便於輸入低位片的比較結果和多片之間的連接。當有低位片與之連接時，如果犃１犃０和犅１犅０兩位數都相等，則比較結果由低位片的比較結果犐犃＞犅、犐犃＜犅、犐犃＝犅來決定。如果沒有低位片參與比較，級聯輸入端犐犃＞犅、犐犃＜犅、犐犃＝犅應分別接０、０、１，這時若犃１犃０＝犅１犅０，則輸出端犉犃＝犅＝１，即比較結果仍為犃１犃０＝犅１犅０。帶有級聯輸入端的２位數值比較器的真值表如表４．７．３所示。
表４．７．３帶有級聯輸入端的２位數值比較器真值表數值輸入級聯輸入輸出犃１犅１犃０犅０犐犃＞犅犐犃＜犅犐犃＝犅犉犃＞犅犉犃＜犅犉犃＝犅犃１＞犅１×××××１００犃１＜犅１×××××０１０犃１＝犅１犃０＞犅０×××１００第４章組合邏輯電路１６７（續表）數值輸入級聯輸入輸出犃１犅１犃０犅０犐犃＞犅犐犃＜犅犐犃＝犅犉犃＞犅犉犃＜犅犉犃＝犅犃１＝犅１犃０＜犅０×××０１０犃１＝犅１犃０＝犅０１００１００犃１＝犅１犃０＝犅００１００１０犃１＝犅１犃０＝犅０００１００１因為多了三個級聯輸入端，按照真值表，其對應的比較結果的邏輯表達式為犉犃＞犅＝犉犃１＞犅１＋犉犃１＝犅１犉犃０＞犅０＋犉犃１＝犅１犉犃０＝犅０犐犃＞犅犉犃＜犅＝犉犃１＜犅１＋犉犃１＝犅１犉犃０＜犅０＋犉犃１＝犅１犉犃０＝犅０犐犃＜犅（４．７．３）犉犃＝犅＝犉犃１＝犅１犉犃０＝犅０犐犃＝犅圖４．７．３是依據式（４．７．３）所畫出的邏輯圖。以此方法可以構成更多位的數值比較器。
圖４．７．３帶級聯輸入的２位輸入比較器邏輯圖２．集成數值比較器常用的中規模集成數值比較器有ＣＭＯＳ和ＴＴＬ的產品，７４ＨＣ８５和７４ＬＳ８５是４位數值比較器，７４ＨＣ６８２和７４ＬＳ６８２是８位數值比較器。這裏主要介紹７４ＬＳ８５及其應用擴展。
（１）集成數值比較器７４ＬＳ８５集成數值比較器７４ＬＳ８５是ＴＴＬ型４位數值比較器，其功能如表４．７．４所示。圖４．７．４是它的簡化邏輯符圖４．７．４７４犔犛８５簡化邏輯符號號。７４ＬＳ８５有犃３犃２犃１犃０與犅３犅２犅１犅０，擴展輸入端１６８數字電子技術犐犃＞犅、犐犃＜犅、犐犃＝犅共十一個輸入端，犉犃＞犅、犉犃＜犅和犉犃＞犅為三個輸出端。三個擴展輸入端與其他比較器的輸出連接，以便組成位數更多的數值比較器。
表４．７．４４位數值比較器７４犔犛８５的功能表輸入輸出犃３犅３犃２犅２犃１犅１犃０犅０犐犃＞犅犐犃＜犅犐犃＝犅犉犃＞犅犉犃＜犅犉犃＝犅犃３＞犅３×××××××××犎犔犔犃３＜犅３×××××××××犔犎犔犃３＝犅３犃２＞犅２×××××××犎犔犔犃３＝犅３犃２＜犅２×××××××犔犎犔犃３＝犅３犃２＝犅２犃１＞犅１×××××犎犔犔犃３＝犅３犃２＝犅２犃１＜犅１×××××犔犎犔犃３＝犅３犃２＝犅２犃１＝犅１犃０＞犅０×××犎犔犔犃３＝犅３犃２＝犅２犃１＝犅１犃０＜犅０×××犔犎犔犃３＝犅３犃２＝犅２犃１＝犅１犃０＝犅０犎犔犔犎犔犔犃３＝犅３犃２＝犅２犃１＝犅１犃０＝犅０犔犎犔犔犎犔犃３＝犅３犃２＝犅２犃１＝犅１犃０＝犅０犔犔犎犔犔犎根據表４．７．４，該比較器的比較原理和２位比較器的比較原理相同。兩個４位數的比較是從犃的最高位犃３和犅的最高位犅３進行比較，如果它們不相等，則該位的比較結果可以作為兩數的比較結果。若最高位犃３＝犅３，則再比較次高位犃２和犅２，依此類推。顯然，如果兩數相等，那麼，必須將比較進行到最低位才能得到結果。若僅對４位數進行比較時，應對三個擴展輸入端進行適當處理，即使犐犃＞犅＝０、犐犃＜犅＝０和犐犃＝犅＝１。
（２）數值比較器７４ＬＳ８５的應用①單片應用一片７４ＬＳ８５可以對４位二進製數進行比較，此時三個級聯輸入端應當使犐犃＞犅＝０、犐犃＜犅＝０和犐犃＝犅＝１。當參與比較的二進製數少於４位時，除了使犐犃＞犅＝０、犐犃＜犅＝０和犐犃＝犅＝１以外，高位的多於輸入端應當同時接０或者同時接１。
②位數擴展當需要比較的兩個二進製數位數超過４位時，需要將多片７４ＬＳ８５比較器進行級聯，以擴展位數，擴展方式有串聯和並聯兩種。圖４．７．５所示是２片７４ＬＳ８５采用串聯方式組成的８位二進製數值比較器，低位芯片７４ＬＳ８５（０）對低４位進行比較。因沒有更低位比較結果輸入，其級聯輸入端犐犃＞犅、犐犃＜犅、犐犃＝犅接“００１”。高位芯片７４ＬＳ８５（１）對高４位進行比較，級聯輸入端接低位比較器７４ＬＳ８５（０）的比較結果輸出。當犃７犃６犃５犃４≠犅７犅６犅５犅４時，８位比較結果由高４位決定，７４ＬＳ８５（０）的比較結果不產生影響；當犃７犃６犃５犃４＝犅７犅６犅５犅４時，８位比較結果由低４位決定；當犃７犃６犃５犃４犃３犃２犃１犃０＝犅７犅６犅５犅４犅３犅２犅１犅０時，比較結果由低位芯片級聯輸入端決定，因為這時級聯輸入端犐犃＝犅接１，最終比較結果就是犉犃＝犅＝１，即犃＝犅。
第４章組合邏輯電路１６９圖４．７．５２片７４犔犛８５串聯組成的８位數值比較器理論上講，按照上述級聯方式可以擴展成任何位數的二進製數比較器。但是，由於這種級聯方式中比較結果是逐級進位的，工作速度較慢。級聯芯片數越多，傳遞時間越長，工作速度越慢。所以，位數很多時是不宜采用串聯擴展方式的。
為了提高比較速度，當擴展位數較多時，多采用並聯方式。圖４．７．６所示電路是采用並聯進位方式，用５片７４ＬＳ８５組成的１６位二進製數比較器。將１６位二進製數按高低位次序分成４組，每組用１片７４ＬＳ８５進行比較，各組的比較是並行的，然後將每組的比較結果再經１片７４ＬＳ８５進行比較後得出比較結果。這樣總的傳遞時間為７４ＬＳ８５的延遲時間的２倍。如果采用串聯方式，則需要４倍的７４ＬＳ８５的延遲時間。
圖４．７．６５片７４犔犛８５並聯擴展為１６位數值比較器４．８組合邏輯電路中的競爭與冒險前麵介紹的組合邏輯電路都是在理想的情況下進行討論的，它主要是根據邏輯表達式來研究輸入和輸出之間在穩定狀態下的邏輯關係，沒有考慮信號通過導線和邏輯門電路產生的時間延遲，認為多個輸入信號發生的變化都是在瞬間完成的。實際上，信號經過邏輯門１７０數字電子技術電路都需要一定的時間。由於不同路徑上門的級數不同，信號經過不同路徑傳輸的時間不同。或者門的級數相同，而各個門延遲時間的差異，都會造成傳輸時間的不同，當一個輸入信號經過多條路徑傳送後又重新會合到某個門上，就會導致信號不能同時到達，這種信號不同時到達的現象稱為競爭。因門的輸入端有競爭而導致輸出端出現不應有的尖峰幹擾脈衝（又稱毛刺）的錯誤輸出，這種現象稱為冒險。
４．８．１產生競爭冒險的原因為了說明產生競爭冒險的原因，我們來分析下麵兩個簡單電路的工作情況。圖４．８．１（ａ）所示的與門，在穩態情況下，當犃＝０，犅＝１或者犃＝１，犅＝０時，輸出犔始終為０。如果信號犃、犅的變化同時發生，則能滿足要求。若由於前一級門電路的延遲差異或其他原因，致使犅從１變為０的時刻，滯後於犃從０變為１的時刻，因此，在很短的時間間隔內，與門的兩個輸入端均為１，由於與門也有一定延遲時間狋ｐｄ，其輸出出現一個比犃由０變１時刻還要推遲一個狋ｐｄ時間的高電平窄脈衝（幹擾脈衝），如圖４．８．１（ｂ）所示。
圖４．８．１產生正跳變脈衝的競爭冒險圖４．８．２產生負跳變脈衝的競爭冒險與此一樣，在穩態情況下，對於圖４．８．２（ａ）所示的或門，當犃＝０，犅＝１或者犃＝１，犅＝０時，輸出犔始終為１。但是當犃從０變為１的時刻，滯後於犅從１變為０的時刻，則在很短的時間間隔內，或門的兩個輸入端均為０，考慮到或門的延遲時間，在或門輸出端則出現一個比犅從１變０時刻略遲一點的低電平窄脈衝（幹擾脈衝），如圖４．８．２（ｂ）所示。
我們再來分析圖４．８．３（ａ）所示的組合邏輯電路產生的競爭冒險。電路的輸出邏輯表達式為犔＝犃犆＋犅犆。由此式可知，當犃和犅都為１時，表達式簡化成兩個互補信號相加，即犔＝犆＋犆，因此，該電路存在競爭冒險。由圖４．８．３（ｂ）所示的波形可以看出，在犆由１變０時，犆由０變１有一延遲時間，Ｇ３和Ｇ２的輸出犃犆和犅犆分別相對於犆和犆均有延遲，犃犆和犅犆經過Ｇ４的延遲而使輸出出現一負跳變的窄脈衝。
總而言之，當一個邏輯門的兩個輸入端的信號同時向相反方向變化而且變化的時間有差異的現象，稱為競爭。兩個輸入端可以是不同變量所產生的信號，但其取值的變化方向是相反的，如圖４．８．１和圖４．８．２中的犃犅和犃＋犅。也可以是在一定條件下門電路輸出端的邏輯表達式簡化成兩個互補信號相乘或者相加，即犔＝犃犃或者犔＝犃＋犃，如圖４．８．３所第４章組合邏輯電路１７１示。由於競爭而使電路的輸出端產生尖峰脈衝，從而導致後級電路產生錯誤動作的現象稱為冒險。
圖４．８．３組合邏輯電路的競爭冒險實際上，如果考慮信號的延遲，若與門的兩個輸入犃和犃，其中一個先從０變１時，則犃犃會向其非穩定值１變化，此時會產生冒險；若或門的兩個輸入犃和犃，其中一個先從１變０時，則犃＋犃會向其非穩定值０變化，也會產生冒險。
值得注意的是，有競爭現象時不一定都會產生幹擾脈衝，如圖４．８．１（ａ）所示，如果犅從１變為０時沒有滯後信號犃的變化，則輸出不會產生冒險。在一個複雜的邏輯係統中，由於信號的傳輸路徑不同，或者各個信號延遲時間的差異、信號變化的互補性以及其他一些因素，很容易產生競爭冒險現象。
４．８．２冒險的分類通常根據尖峰脈衝極性的不同，組合邏輯電路的冒險可分為０型冒險和１型冒險兩類。
１．０型冒險在圖４．８．４（ａ）所示的電路中，如果不考慮Ｇ１門的傳輸延遲時間，輸出犔＝犃＋犃，輸出波形如圖４．８．４（ｂ）所示。當考慮Ｇ１門的傳輸延遲時間時，工作波形如圖４．８．４（ｃ）所示。
可見，當輸入信號犃經過Ｇ１門延遲１狋ｐｄ時間後，使到達Ｇ２門的兩個輸入信號犃和犃的時間不同，從而導致了輸出出現了不該有的負向幹擾脈衝（窄負脈衝），這種產生窄負峰脈衝的現象稱為０型冒險。
圖４．８．４產生負尖峰脈衝的冒險２．１型冒險在圖４．８．５（ａ）所示的電路中，如果不考慮Ｇ１門的傳輸延遲時間，輸出犔＝犃犃。當考１７２數字電子技術慮Ｇ１門的傳輸延遲時間１狋ｐｄ時，輸出犔出現了不該有的很窄的正向幹擾脈衝（窄正脈衝），這種產生窄正脈衝的現象稱為１型冒險。
圖４．８．５產生正尖峰脈衝的冒險根據以上分析可知，在組合邏輯電路中，當一個門的兩個輸入信號到達時間不同且向相反方向變化時，則在輸出端可能會產生不該有的冒險脈衝，這是產生競爭冒險的主要原因。
尖峰脈衝隻發生在輸入信號變化的瞬間，在穩定狀態下是不會出現的。
４．８．３冒險現象的判別判斷一個組合邏輯電路是否存在競爭冒險常用的方法有代數法、卡諾圖法和實驗法。
１．代數法我們已經知道，當一個組合電路的邏輯表達式可以化為以下兩種形式，則該組合邏輯電路存在冒險，即犔＝犃＋犃（產生０型冒險）（４．８．１）犔＝犃犃（產生１型冒險）（４．８．２）這就是判斷競爭冒險的兩個判別式。觀察這兩個判別式可以發現，隻有當同一個變量以原變量和反變量兩種形式出現在電路的邏輯表達式中時，電路才可能出現競爭冒險。因此，代數法判別的步驟是：（１）找出在表達式中以原變量和反變量兩種形式出現的變量；（２）消去式中其他變量，僅保留被研究的變量，若能得到上述兩種判別式中的一種，就說明電路中存在競爭冒險。
【例４．８．１】判別邏輯函數表達式為犉＝犃犆＋犃犅＋犃犆的組合邏輯電路是否產生競爭冒險。
解從函數表達式可知，變量犃和犆同時以原變量和反變量形式出現在函數表達式中，則該函數表達式對應的組合邏輯電路在犃或犆發生變化時，可能由於競爭而產生冒險。
現對犃、犆兩個變量分別進行分析。
將犅和犆的各種取值組合分別代入函數表達式中，則：當犅犆＝００時，犉＝犃；當犅犆＝０１時，犉＝犃；當犅犆＝１０時，犉＝犃；當犅犆＝１１時，犉＝犃＋犃。
由此可見，當犅犆＝１１時，變量犃改變狀態可能使邏輯電路產生偏０型冒險。
第４章組合邏輯電路１７３同樣，將犃和犅的各種取值組合分別代入函數表達式中，則：當犃犅＝００時，犉＝犆；當犃犅＝０１時，犉＝犆＋１；當犃犅＝１０時，犉＝犆；當犃犅＝１１時，犉＝犆。
由此可見，當犃犅在各種取值組合時，變量犆改變狀態均不會使電路產生冒險現象。
【例４．８．２】判別圖４．８．６所示的邏輯電路是否存在冒險。
解根據邏輯圖寫出邏輯表達式：犣＝犃犅犆犃犇＝犃犅犆＋犃犇表達式中含有犃和犃，可以看出，當犅犆犇＝０１１時，即犅＝０、犆＝犇＝１時，犣＝犃＋犃。
因此，該電路存在０型冒險。
圖４．８．６例４．８．２的邏輯電路圖４．８．７例４．８．３的邏輯電路【例４．８．３】判別圖４．８．７所示電路是否存在冒險。
解從邏輯圖寫出邏輯表達式：犣＝犃＋犅＋犃＋犆＝（犃＋犅）（犃＋犆）因為邏輯表達式中包含有犃和犃，當犅＝１、犆＝０時，犣＝犃犃。所以，該電路存在１型冒險。
２．卡諾圖法用卡諾圖判別邏輯電路是否存在冒險現象時，首先應寫出該邏輯電路的輸出邏輯函數表達式，其次畫出邏輯函數的卡諾圖，並畫出包圍圈，最後觀察各包圍圈有無相切。隻要在卡諾圖中存在兩個相切而又不相互包容的包圍圈，則該邏輯電路存在冒險現象。
【例４．８．４】試用卡諾圖法判別圖４．８．８是否存在冒險現象。
解寫出圖４．８．８的邏輯表達式：犢＝犃犆＋犃犅由邏輯表達式可畫出圖４．８．９所示的卡諾圖。依據相鄰項的特性畫的兩個包圍圈相切，就是指有些變量會同時以原變量和反變量的形式出現。由於圖４．８．９所示的電路為兩個１方格的包圍圈相切，所以圖４．８．８所示的電路可能會出現０型冒險。
１７４數字電子技術圖４．８．８例４．８．４的邏輯圖圖４．８．９例４．８．４的卡諾圖【例４．８．５】試用卡諾圖法判別邏輯函數犢＝（犃＋犆）（犃＋犇）（犃＋犅＋犆）是否存在冒險現象。
解求出邏輯函數犢的反函數：犢＝（犃＋犆）（犃＋犇）（犃＋犅＋犆）＝犃犆＋犃犇＋犃犅犆。
按上式填卡諾圖。由於是反函數，故有最小項的方格填０，沒有最小項的方格填１，如圖４．８．１０所示。
從圖４．８．１０中可以看出，有兩個包含４個０方格的包圍圈相切，所以該邏輯函數式會出現１型冒險。
３．實驗法在電路輸入端加入所有可能發生的狀態變化的波形，觀察輸出端是否有尖峰脈衝，這是最為直觀可靠的判別方法。
４．８．４消除冒險現象的方法消除組合邏輯電路競爭冒險的方法有修改圖４．８．１０例４．８．５的卡諾圖邏輯設計法、增加選通脈衝法、接入濾波電容法等。
１．修改邏輯設計法修改邏輯設計法是利用邏輯代數中的等式變換，在確保邏輯函數值不變的條件下，對原邏輯函數的表達式進行適當修改，以消除競爭冒險。主要有消去互補相乘項法和增加冗餘項法兩種方法。
（１）發現並消去互補相乘項例如，邏輯函數式犢＝（犃＋犅）（犃＋犆），在犅＝０、犆＝０時，犢＝犃犃。若直接根據這個邏輯表達式組成邏輯電路，則可能出現競爭冒險。如將該式變換為犢＝犃犃＋犃犆＋犃犅＋犅犆＝犃犆＋犃犅＋犅犆，這裏犃犃已經消掉。根據這個表達式組成的邏輯電路就不會出現競爭冒險。
這種方法對於“或與”形式的邏輯函數表達式比較方便，隻需要把括號去掉，把“或與”形式變換為“與或”形式，這過程中凡有的互補乘積項自然就消去了。
（２）增加冗餘項第４章組合邏輯電路１７５此法是在函數表達式中加上多餘的與項或乘上多餘的或項，使原邏輯函數不可能在某種條件下簡化為犢＝犃犃或犢＝犃＋犃的形式，從而消除可能產生的競爭冒險，所以人們常把修改邏輯設計法又稱為增加冗餘項法。尋找冗餘項可用代數法，也可采用卡諾圖法。
①代數法就是利用公式犃犅＋犃犆＝犃犅＋犃犆＋犅犆來尋找冗餘項犅犆。例如犉＝犃犅＋犅犆，當犃犆＝１１時，可化為犉＝犅＋犅的形式，但加上冗餘項犃犆後，犉＝犃犅＋犅犆＋犃犆，當犃犆＝１１時，犉＝１，因此就消除了競爭冒險。
②卡諾圖法這種方法就是利用卡諾圖尋找冗餘項。方法是：在卡諾圖上用一多餘的卡諾圈將兩相切的圈連接起來，而將這多餘的卡諾圈對應的與項加到電路的函數表達式當中。這後添上去的多餘的卡諾圈，其多餘項就是冗餘項。
代數法和卡諾圖法這兩者的區別僅在於尋找冗餘項的方法不同而已。
現以圖４．８．１１所示電路為例，根據前麵的代數法判別公式４．８．１，若有犔＝犃＋犃，便產生０型冒險。現在該電路輸出函數的表達式為犢＝犃犅＋犅犆，當犃＝犆＝１時，犢＝犅＋犅存在競爭冒險。若在函數中增加一個乘積項犃犆（這個新增加的乘積項就是運用冗餘律可以消去的冗餘項），此時的邏輯函數表達式為犢＝犃犅＋犅犆＋犃犆圖４．８．１１存在競爭冒險的邏輯圖圖４．８．１２消除了競爭冒險後的邏輯圖增加冗餘項後的邏輯圖如圖４．８．１２所示。這樣，當犃＝犆＝１時，門４的輸出為１，門５的輸出也為１，所以有犢＝犃犅＋犅犆＋犃犆＝犅＋犅＋１＝１這就消除了變量犅跳變時對電路輸出的影響，輸出犢保持為１，從而消除了競爭冒險。
我們也可以利用卡諾圖來確定冗餘項。先畫出圖４．８．１１電路的卡諾圖，圖中犃犅和犅犆這兩個卡諾圈相鄰相切但是不相交，今畫一個卡諾圈把這兩圈連接在一起，如圖４．８．１３中所示，這個連接兩個相切但互補包含的卡諾圈的虛線新圈就是增加的冗餘項犃犆。
所以，卡諾圖法就是通過把那些相鄰（或稱為相切）但不相交的圈，畫新圈把它們連接在一起，這新圈圖４．８．１３消除競爭冒險的卡諾圖１７６數字電子技術代表的就是要增加的冗餘項。
【例４．８．６】已知邏輯函數犢＝∑犿（０．４．５．７．１０．１３．１４．１５），試求無競爭冒險的與或表達式。
解畫出邏輯函數的卡諾圖，如圖４．８．１４所示。
由圖４．８．１４求得函數的最簡表達式為犢＝犅犇＋犃犆犇＋犃犆犇為了消除競爭冒險，增加如圖中虛線圈所示的冗餘項犃犅犆和犃犅犆，求出無競爭冒險的與或表達式為犢＝犅犇＋犃犆犇＋犃犆犇＋犃犅犆＋犃犅犆很顯然，增加了冗餘項使電路變得複雜成本增加，但卻使電路的可靠性得到了提高。
２．增加選通脈衝因為冒險現象僅僅發生在輸入信號變化轉圖４．８．１４例４．８．６的卡諾圖換的瞬間，在穩定狀態是沒有冒險信號的，所以，采用選通脈衝，在輸入信號發生轉換的瞬間，正確反映組合電路穩定時的輸出值，可以有效地避免各種冒險。增加選通脈衝法是在電路中加入一個選通脈衝，在確定電路進入穩定狀態後，才讓電路輸出選通，否則封鎖電路輸出。如圖４．８．１５所示，因為犈的高電平出現在電路達到穩定狀態後，所以Ｇ３～Ｇ０每個門的輸出端都不會出現尖峰脈衝。但需要注意，這時Ｇ３～Ｇ０，正常的輸出信號也將變成脈衝信號，而且其寬度和選通脈衝寬度相同。例如，當輸入信號犃犅變成１１以後，犢３並沒有馬上變成高電平，而要等到犈端的正選通脈衝出現時才給出一個正脈衝。
圖４．８．１５選通脈衝消除競爭冒險現象３．接入濾波電容在門電路的輸出端並聯一個濾波電容，可以將尖峰脈衝的幅度削減至門電路的閾值電壓以下。由於競爭產生的幹擾脈衝一般很窄，所以在電路的輸出端對地接一個電容值在４～２０ｐＦ之間的小電容，如圖４．８．１６（ａ）所示，犚０是邏輯門電路的輸出電阻。若在圖４．８．３（ａ）所示電路的輸出端並聯電容犆，當犃＝犅＝１，犆的波形與圖４．８．３相同的情況下，得到如圖第４章組合邏輯電路１７７４．８．１６（ｂ）所示的輸出波形。
圖４．８．１６用電容濾波消除競爭冒險現象顯然，電路對窄脈衝起到平滑波形的作用，使輸出端不會出現邏輯錯誤，但同時也使輸出波形的上升沿和下降沿都變得比較緩慢，從而消除冒險現象。
上述三種方法的適用場合、效果等仍然有利有弊：更改邏輯設計雖然可以解決每次隻有單個輸入信號發生變化時電路的冒險問題，但不能解決多個輸入信號同時發生變化時的冒險現象，適用範圍非常有限。選通脈衝法，雖然比較簡單，一般不需要增加電路元件，但選通脈衝必須與輸入信號維持嚴格的時間關係。因此，選通脈衝的產生並不是十分容易的。輸出端並聯接如濾波電容雖方便易行，但會使輸出電壓波形變壞且影響速度，因此，僅僅適合於對信號波形、速度要求都不高的場合。
需要指出的是，現代數字電路或數字係統的分析與設計，可以借助計算機進行時序仿真，檢查電路是否存在競爭冒險現象。仿真時，由於邏輯門電路的傳輸延遲時間是采用軟件設定的標準值或設計者自行設定的值，與電路的實際工作情況總是有差異的，仿真通過隻能說是初步沒有查出問題，最終是否管用，仍然需要在實驗中檢查驗證來確定。因此，以上介紹的產生競爭冒險的原因和克服競爭冒險的基本方法，也還必須在應用實踐中積累和總結技術經驗，才能更好地解決這一問題。
４．９犕狌犾狋犻狊犻犿１０在組合邏輯電路中的應用組合邏輯電路是一種重要的數字邏輯電路，其特點是任何時刻的輸出僅僅取決於同一時刻輸入信號的取值組合。根據電路確定功能，是組合邏輯電路分析的目的。一般的分析步驟為：由組合邏輯電路推導出邏輯表達式，將邏輯表達式化簡得到最簡表達式，將最簡表達式列表得到對應真值表，再由真值表分析確定該電路的功能。根據要求求解電路，是設計組合邏輯電路的過程，步驟為：將提出的問題進行分析得到該問題的真值表，將真值表進行歸納得到邏輯表達式，邏輯表達式化簡變換後得到求解的邏輯圖。在Ｍｕｌｔｉｓｉｍ軟件中邏輯轉換儀是常用的數字邏輯電路設計和分析的儀器，使用方便、簡潔。本書將利用Ｍｕｌｔｉｓｉｍ對已知邏輯電路進行分析與仿真測試，並利用該軟件就某一邏輯功能進行輔助設計。
４．９．１加法器仿真分析利用邏輯轉換儀對全加器電路進行分析，鍵盤字母犃用於對電路輸出端信號狊狀與犮狀的切換。電路仿真連接及進位端犮狀仿真轉換真值表如圖４．９．１所示。如要觀測和輸出端狊狀仿１７８數字電子技術真轉換真值表，則僅需要切換開關犃即可，如圖４．９．２所示。
圖４．９．１全加器電路及進位端真值表仿真結果圖４．９．２全加器和輸出端真值表仿真結果利用邏輯分析儀也可以分別獲得用與門實現的全加器的狊狀，犮狀表達式：狊狀＝犃′犅′犆＋犃′犅犆′＋犃犅′犆′＋犃犅犆犮狀＝犃犆＋犃犅＋犅犆同樣方法可對半加器進行仿真分析，也可以根據功能得到真值表，進而得到邏輯表達式，並由此產生相應的邏輯電路。
４．９．２四人表決電路設計與分析設計４人表決電路，即如果３人以上同意，則通過；反之，則被否決。用與非門實現。根據邏輯功能，運用邏輯轉換儀可得到真值表以及由真值表轉換的邏輯表達式，如圖４．９．３所示。輸出邏輯表達式為犢＝犃′犅犆犇＋犃犅′犆犇＋犃犅犆′犇＋犃犅犆犇′＋犃犅犆犇運用邏輯轉換儀得到最簡邏輯表達式犢＝犃犆犇＋犃犅犇＋犃犅犆＋犅犆犇，如圖４．９．４所示。
運用邏輯轉換儀轉換得邏輯圖如圖４．９．５所示。
第４章組合邏輯電路１７９圖４．９．３４人表決真值表及仿真輸出的邏輯表達式圖４．９．４最簡邏輯表達式圖４．９．５邏輯轉換儀轉換所得的邏輯圖１８０數字電子技術４．９．３編碼器及譯碼器仿真分析數字信號不僅可以用來表示數，還可以用來表示各種指令和信息。所謂編碼，是指在選定的一係列二進製數碼中，賦予每個二進製數碼以某一固定含義。例如，用二進製數碼表示十六進製數叫做二十六進製編碼。能完成編碼功能的電路統稱為編碼器。７４ＬＳ１４８Ｄ是常用的８線３線優先編碼器。在８個輸入線上可以同時出現幾個有效輸入信號，但隻對其中優先權最高的一個有效輸入信號進行編碼。其中７端優先權最高，０端優先權最低，其他端的優先權按照腳號的遞減順去排列。犈犐為選通輸入端，低電平有效，隻有犈犐＝０時，編碼器正常工作，而在犈犐＝１時，所有的輸出端均被封鎖。犈０為選通輸出端，犌犛為優先標誌端。該編碼器輸入、輸出均為低電平有效。
譯碼是編碼的逆過程，將輸入的每個二進製代碼賦予的含義“翻譯”過來，給出相應的輸出信號。能夠完成譯碼功能的電路叫做譯碼器。７４ＬＳ１３８Ｄ屬於３線８線譯碼器，該譯碼器輸出低電平有效。
如圖４．９．６所示為編碼器連接電路，輸入端“１”表示高電平，“０”表示低電平，“Ｘ”表示高低電平都可以。輸出端中的“１”表示探測器亮，“０”表示探測器滅。該編碼器輸入、輸出均為低電平有效。依次切換９個單刀雙擲開關進行仿真實驗，將結果記錄入於表４．９．１中，即可驗證編碼器７４ＬＳ１４８的邏輯功能。
圖４．９．６編碼器７４犔犛１４８邏輯測試電路表４．９．１實測７４犔犛１４８的真值表輸入端輸出端犈犐犢７犢６犢５犢４犢３犢２犢１犢０犃２犃２犃０犌犛犈０１ＸＸＸＸＸＸＸＸ１１１１１０１１１１１１１１１１１１００１１１１１１１０１１１０１第４章組合邏輯電路１８１（續表）輸入端輸出端犈犐犢７犢６犢５犢４犢３犢２犢１犢０犃２犃２犃０犌犛犈００１１１１１１０Ｘ１１００１０１１１１１０ＸＸ１０１０１０１１１１０ＸＸＸ１０００１０１１１０ＸＸＸＸ０１１０１０１１０ＸＸＸＸＸ０１００１０１０ＸＸＸＸＸＸ００１０１００ＸＸＸＸＸＸＸ００００１３線８線譯碼器是常見的譯碼器，其測試電路如圖４．９．７所示。切換３個單刀雙擲開關進行輸入信號的設定，輸入端中的“１”表示接高電平，“０”表示接地電平。輸出端中的“１”表示探測器亮，“０”表示探測器滅。該譯碼器輸出低電平有效。依次切換３個單刀雙擲開關進行仿真測試，將結果記錄於表４．９．２中，即可驗證譯碼器７４ＬＳ１３８的邏輯功能。
圖４．９．７３線８線譯碼器７４犔犛１３８測試電路表４．９．２實測７４犔犛１３８的真值表輸入端輸出端犌１犌２犃犌２犅犃２犃１犃０犢０犢１犢２犢３犢４犢５犢６犢７１００００００１１１１１１１１００００１１０１１１１１１１０００１０１１０１１１１１１８２數字電子技術（續表）輸入端輸出端犌１犌２犃犌２犅犃２犃１犃０犢０犢１犢２犢３犢４犢５犢６犢７１０００１１１１１０１１１１１００１００１１１１０１１１１００１０１１１１１１０１１１００１１０１１１１１１０１１００１１１１１１１１１１０４．９．４競爭冒險電路仿真與分析在組合邏輯電路中，由於門電路存在傳輸延時時間和信號狀態變化的速度不一致等原因，使信號的變化出現快慢的差異，這種現象叫做競爭。競爭的結果是使輸出端可能出現錯誤的信號，這種現象叫做冒險。所以有競爭不一定有冒險，有冒險一定有競爭。利用卡諾圖可以判斷組合邏輯電路是否可能存在競爭冒險現象，具體做法如下：根據邏輯函數的表達式，做出卡諾圖，若卡諾圖中填１的格所形成的卡諾圖有兩個相鄰的圈相切，則該電路存在競爭冒險的可能性。
既然電路存在競爭就有可能產生冒險造成輸出的錯誤動作，因此，必須杜絕競爭冒險現象的產生，常用的消除競爭冒險的方法有：修改邏輯設計，增加冗餘項；在輸出端接濾波電容；加封鎖（選通）脈衝等。
１．０型冒險電路仿真如圖４．９．８所示電路，該電路的邏輯功能為犉＝犃＋犃＝１，也就是說從邏輯功能上看不管信號如何變化，輸出應該恒為１。但是由於７４ＬＳ０５Ｄ非門電路的延時，引起輸出端在一小段時間內出現了不應該出現的低電平（負窄脈衝），這種現象成為０型冒險。仿真結果如圖４．９．９所示。
圖４．９．８０型冒險仿真電路第４章組合邏輯電路１８３圖４．９．９０型冒險仿真結果２．１型冒險電路仿真實驗步驟如圖４．９．１０所示電路，該電路的邏輯功能為犃犃＝０，也就是說從邏輯功能上看不管信號如何變化，輸出應該恒為０。但由於７４ＬＳ０４Ｄ非門電路的延時，引起輸出端在一小段時間裏出現了不應該出現的高電平（正窄脈衝），這種現象成為１型冒險。仿真結果如圖４．９．１１所示。
圖４．９．１０１型冒險仿真電路３．多輸入信號同時變化冒險電路仿真多輸入信號同時變化的冒險仿真電路如圖４．９．１２所示。該電路的邏輯功能為犉＝犃犅＋犃犆，已知犅＝犆＝１，所以犉＝犃＋犃＝１，但是由於多輸入信號的變化不同時出現而引起該電路出現冒險。
１８４數字電子技術圖４．９．１１１型冒險的仿真結果圖４．９．１２多輸入信號同時變化冒險仿真電路實驗仿真結果如圖４．９．１３所示。
利用卡諾圖判斷該電路存在競爭冒險的可能性，為了消除競爭冒險現象，采用修改邏輯，增加冗餘項犅犆，使原邏輯表達式犉＝犃犅＋犃犆，變成犉＝犃犅＋犃犆＋犅犆，修改後的電路如圖４．９．１４所示。
第４章組合邏輯電路１８５圖４．９．１３多輸入信號同時變化仿真結果圖４．９．１４修正後的電路實驗仿真後結果如圖４．９．１５所示，由圖可知，成功避免了競爭冒險的產生。
１８６數字電子技術圖４．９．１５修正後電路的實驗仿真結果檪檪殏檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪殏檪本章小結檪檪檪檪組合邏輯電路的特點是：在任何時刻，電路的輸出隻取決於當時的輸入信號，而與電路原來所檪檪處的狀態無關。實現組合邏輯電路的基礎是邏輯代數和門電路。檪檪用邏輯圖、真值表、邏輯表達式、卡諾圖和波形圖等方法描述組合邏輯電路的邏輯功能，在本檪檪檪檪質上是一致的，可以互相轉換。其中由邏輯圖到真值表及由真值表到邏輯圖的轉換最為重要。這檪檪是因為組合邏輯電路的分析，實際上就是由邏輯圖到真值表的轉換；而組合邏輯電路的設計，在得檪檪出真值表後，其餘就是由真值表到邏輯圖的轉換。檪檪檪檪分析組合邏輯電路的大致步驟是：由邏輯圖寫出邏輯表達式→邏輯表達式化簡和變換→列真檪檪值表→分析邏輯功能。檪檪運用門電路設計組合邏輯電路的大致步驟是：由實際邏輯問題列出真值表寫出邏輯表達檪檪→檪檪式→邏輯表達式化簡和變換→畫出邏輯圖。由於現在都在使用集成門電路，為了降低成本，提高檪檪電路的可靠性，實際設計時，應在滿足邏輯要求的前提下，盡量減少所用芯片的數量和種類，且各檪檪檪檪個邏輯門輸入端的數目也最少，沒有競爭冒險。檪檪典型的中規模組合邏輯器件包括加法器、編碼器、譯碼器、數據選擇器和數值比較器等。這些檪檪組合邏輯器件除了具有其基本功能外，通常還具有輸入使能、輸出使能、輸入擴展、輸出擴展功能，檪檪檪檪使其功能更加靈活，便於構成較複雜的邏輯係統。應用組合邏輯器件進行組合邏輯電路設計時，檪檪所應用的原理和步驟與用門電路時基本一致，但也要注意其特殊點：檪檪（１）對邏輯表達式的變換與化簡應盡可能與組合邏輯器件的形式一致，而不要去盡可能地檪檪檪檪簡化。檪檪（２）設計時應考慮充分利用器件本身的功能。同種類型的器件有不同的型號，在滿足設計要檪檪檪殏檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪求的前提下，盡量選用簡單的器件，器件數、品種數盡可能少，連線也要最少。檪殏檪第４章組合邏輯電路１８７檪檪殏檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪殏檪檪（３）如果隻需一個組合器件就可以滿足要求，則需要對有關使能、擴展或者多餘輸入端等做適檪檪當的處理。如果一個組合器件不能滿足設計要求，則需要對組合器件進行擴展，直接將若幹個器檪檪檪檪件組合或者由適當的邏輯門將若幹個器件組合起來。
檪檪在組合邏輯電路中，競爭冒險可能導致負載電路誤動作，應用中需加以注意。同一個門的一檪檪組輸入信號到達的時間有先有後的現象稱為競爭。競爭而導致輸出產生尖峰幹擾脈衝的出錯現檪檪檪檪象稱為冒險。判斷一個組合邏輯電路是否存在競爭冒險，有代數法和卡諾圖法兩種方法。消除組檪檪合邏輯電路競爭冒險的方法有修改邏輯設計法、增加選通脈衝法、接入濾波電容法等。
檪檪殏檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪檪用對組合邏輯電路進行分析及仿真是分析、設計組合電路的快捷方法。檪檪Ｍｕｌｔｉｓｉｍ１０殏●練習題４．１寫出如題圖４．１所示電路對應的真值表。
題圖４．１４．２試分析題圖４．２所示電路的邏輯功能。
題圖４．２題圖４．３４．３設有四種組合邏輯電路，它們的輸入波形犃、犅、犆、犇如題圖４．３（ａ）所示，其對應的輸出波形為犠、犡、犢、犣，如題圖４．３（ｂ）所示。試分別寫出它們的簡化邏輯表達式。
１８８數字電子技術４．４試分析題圖４．４所示電路的邏輯功能。
題圖４．４題圖４．５４．５畫出題圖４．５（ａ）所示邏輯電路的輸出波形。已知電路的輸入波形如題圖４．５（ｂ）所示。
４．６試分析題圖４．６所示電路的邏輯功能。
題圖４．６題圖４．７４．７分析哪些輸入碼型可使題圖４．７所示邏輯圖中輸出犉為１。
４．８某高校畢業班有一個學生還需修滿９個學分才能畢業，在所剩的４門課程中，犃為５個學分，犅為４個學分，犆為３個學分，犇為２個學分。試用與非門設計一個邏輯電路，其輸出為１時表示該生能順利畢業。
４．９設計一個４輸入、４輸出的邏輯電路，要求當控製信號犆＝０時輸出信號狀態與輸入信號狀態相反；當控製信號犆＝１時輸出信號狀態與輸入信號狀態相同。
４．１０設計一個電子保險鎖，該鎖有３個按鈕犃、犅、犆，隻有按鈕犅、犆同時按下時鎖才能打開，其他情況下鎖不開，並自動報警（除犃、犅、犆都不按）。
４．１１設計一個電燈控製電路。要求：在三個不同的位置上控製同一盞電燈，任何一個開關撥動都可以使燈的狀態發生改變，即：如果原來燈亮，任意撥動一個開關，燈滅；如果原來燈滅，任意撥動一個開關，燈亮。
４．１２設計一個組合邏輯電路，輸入是４位二進製數犃犅犆犇，當輸入大於等於９而小於等於１４時輸入犣為１，否則輸出犣為０。用與非門實現電路。
４．１３某工廠有犃、犅、犆三個車間，其中犃、犅車間用電功率相等，車間犆的用電功率是車間犃的２倍。工廠由２台發電機犢１和犢２供電。發電機犢１的最大輸出功率等於犃車間第４章組合邏輯電路１８９用電功率，發電機犢２的最大輸出功率是犢１的３倍。要求：設計一個邏輯電路，能根據各個車間的運行和關閉，以最節約的方式起、停發電機。
４．１４一組合邏輯電路的真值表如題表４．１４所示，用或非門實現該電路。
題表４．１４犃犅犆犇犣犃犅犆犇犣０００００１０００１０００１０１００１１００１０１１０１０１００１１０１０１１１０１０００１１００１０１０１０１１０１００１１０１１１１０１０１１１０１１１１０４．１５試設計一個邏輯電路，它有四個輸入端犃１犃０犅１犅０和一個輸出端犢。電路功能為：當變量犃１犃０的邏輯與非（犃１犃０）和變量犅１犅０的邏輯異或（犅１犅２）相等時，函數犢＝１；否則為０。
（１）列出真值表；（２）畫出卡諾圖；（３）寫出邏輯表達式並化簡；（４）畫出邏輯電路圖。
４．１６試用兩個半加器和一個或門構成一個全加器。
（１）寫出狊１和犮１的邏輯表達式；（２）畫出邏輯圖。
４．１７仿照半加器和全加器的原理，試設計半減器和全減器，所用的元器件由自己選定。
４．１８試用全加器將兩位８４２１ＢＣＤ碼轉換為等值的二進製數。
４．１９能否用一片４位並行加法器７４ＨＣ２８３將餘３碼轉換成８４２１的二十進製代碼？
若可能，請畫出連線圖。
４．２０使用４位超前進位加法器構成二十進製８４２１ＢＣＤ碼表示的兩位十進製數加法器。
４．２１試用若幹片７４×２８３構成一個１２位二進製加法器，畫出連接圖。此加法器能否用７４×１８２構成超前進位的級聯方式，為什麼？
４．２２試用若幹片７４×１８２構成一個１６位全超前進位產生器，畫出邏輯示意圖。
４．２３確定題圖４．２３所示組合邏輯電路的輸出狀態（其中犓分別為０和１）。題圖４．２３１９０數字電子技術４．２４優先編碼器ＣＤ４５３２的輸入端犐１＝犐３＝犐５＝１，其餘輸入端均為０。試確定其輸出犢２犢１犢０。
４．２５試用與非門設計一個四輸入的優先編碼器，要求輸入、輸出及工作標誌均為高電平有效，列出真值表，畫出邏輯圖。
４．２６試用一片８線３線優先編碼器７４ＬＳ１４８和外加門構成８４２１ＢＣＤ碼編碼器。已知７４ＬＳ１４８的邏輯功能如題表４．２６所示，其中犐０～犐７分別代表十進製數０～７，腳標越大，優先權越高，犛犜是使能輸入端；犢２～犢０為編碼輸出端，犢犛是使能輸出端，犢犈犡是擴展輸出端。此兩端都用於擴展編碼器功能。
題表４．２６犛犜犐０犐１犐２犐３犐４犐５犐６犐７犢２犢１犢０犢犈犡犢犛１××××××××１１１１１０１１１１１１１１１１１１００×××××××０００００１０××××××０１００１０１０×××××０１１０１００１０××××０１１１０１１０１０×××０１１１１１０００１０××０１１１１１１０１０１０×０１１１１１１１１００１００１１１１１１１１１１０１４．２７試用８線３線優先編碼器７４１４８構成一個１６線４線優先編碼器。
４．２８某醫院有１６個病房，病人通過按鈕開關向護士值班室緊急呼叫請求，護士值班室裝有相應病房的指示燈。病房的緊急呼叫請求按第一號病房的優先級別最高，第十六號緊急呼叫請求的級別最低。即當一號病房出現緊急呼叫請求時，其他病房的請求無效，依此類推，隻有第一到第十五號病房都無緊急請求時，十六號病房的請求才有效。使用７４ＬＳ１４８集成芯片、適當的門電路芯片和指示器件設計實現此功能的邏輯電路。
４．２９試用一片３線８線譯碼器７４ＨＣ１３８和適當的邏輯門實現組合邏輯函數：犉＝犃犅犆＋犃犅犆＋犃犅犆＋犃犅犆４．３０試用一片３線８線譯碼器７４ＨＣ１３８和與非門實現如下多輸出邏輯函數：烄犉１＝犃犆＋犃犅犆＋犃犅犆烅犉２＝犅犆＋犃犅犆犉３＝犃犅＋犃犅犆烆犉４＝犃犅犆＋犅犆＋犃犅犆４．３１試用譯碼器３線８線譯碼器７４ＬＳ１３８和門電路設計多輸出組合邏輯電路，其輸出邏輯函數為第４章組合邏輯電路１９１（１）犢＝犃犆＋犅犆＋犃犅犆（２）犢＝犃犅犆（３）犢（犃，犅，犆）＝∑犿（０，３，５，６，７）４．３２試用３線８線譯碼器７４ＬＳ１３８和門電路設計多輸出組合邏輯電路，其輸出邏輯函數為犢１＝犃犅＋犃犅犆犢２＝犅＋犆犢３＝犃犅＋犃犅４．３３２線４線譯碼器７４×１３９的輸入為高電平有效，使能輸入及輸出均為低電平有效。
試用７４×１３９構成４線１６線譯碼器。
４．３４一位全加器犉犃和２線４線譯碼器及與非門組成題圖４．３４所示電路。分析該電路的輸出與輸入關係，要求寫出函數犉（犃，犅，犆，犇）的邏輯表達式（不用化簡），最終結果表示為題圖４．３４最大項之積的形式。
４．３５譯碼器的真值表如題表４．３５所示。試用７４ＨＣ１３８實現該譯碼器。
題表４．３５選擇輸入譯碼輸出犇犆犅犃０１２３４５６７８９０００００１１１１１１１１１０００１１０１１１１１１１１００１０１１０１１１１１１１００１１１１１０１１１１１１０１００１１１１０１１１１１１０００１１１１１０１１１１１００１１１１１１１０１１１１０１０１１１１１１１０１１１０１１１１１１１１１１０１１１００１１１１１１１１１０４．３６用編碼器、譯碼器、七段顯示器及門電路的組合設計一個８人搶答電路。搶答者用琴鍵按鍵輸入搶答信號，琴鍵按鍵具有自鎖功能。要求電路能夠顯示搶答者的對應編碼。
４．３７試用３線８線譯碼器和兩個與非門設計一位全加器的邏輯電路，輸入為加數和被加數以及低位的進位，輸出為和數以及向高位的進位。
４．３８試用兩片題圖４．３８所示的２線４線譯碼器和少量門電路擴展為３線８線譯碼器。再用擴展後的３線８線譯碼器和與非門設計一個真值表如題表４．３８的邏輯電路。
１９２數字電子技術題表４．３８犃犻犅犻犆犻－１犛犻犆犻０００００００１１００１０１００１１０１１００１０題圖４．３８１０１０１１１００１１１１１１４．３９試用４選１數據選擇器分別實現下列邏輯函數：（１）犔１＝犉（犃，犅）＝∑犿（０，１，３）（２）犔２＝犉（犃，犅，犆）＝∑犿（０，１，５，７）（３）犔３＝犃犅＋犅犆（４）犔４＝犃犅犆＋犃（犅＋犆）４．４０試用８選１數據選擇器７４１５１分別實現下列邏輯函數：（１）犔１＝犉（犃，犅，犆）＝∑犿（０，１，４，５，７）（２）犔２＝犉（犃，犅，犆，犇）＝∑犿（０，３，５，８，１３，１５）（３）犢＝犃犅＋犅犆＋犆犇＋犃犇（４）犢（犃，犅，犆，犇）＝∑犿（０，２，３，５，６，８，１０，１２）４．４１由譯碼器７４１３８和８選１數據選擇器７４１５１組成如題圖４．４１所示的邏輯電路。犡２犡１犡０及犣２犣１犣０為兩個３位二進製數。試分析電路的邏輯功能。
４．４２試用雙４選１數據選擇器７４犔犛１５３設計組合邏輯電路，其輸出邏輯函數為犢１（犃，犅，犆）＝犿（１，４，６，７）∑題圖４．４１犢２（犃，犅，犆）＝∑犿（３，５，６，７）４．４３用４選１數據選擇器構成的電路如題圖４．４３所示。
（１）分析電路，寫出犃犅＝００，０１，１０，１１四種情況下犢的最簡表達式。
（２）將犢化為形如圖犢（犃，犅，犆，犇）＝∑犿犻的標準與或形式。
第４章組合邏輯電路１９３題圖４．４３４．４４已知某電路輸入信號犃，犅，犆和輸出信號犢的波形如題圖４．４４所示。
（１）寫出輸出犢（犃，犅，犆）的邏輯表達式。
（２）試用如圖所示的８選１數據選擇器７４１５１實現邏輯函數犢，畫出接線圖。
題圖４．４４４．４５雙４選１數據選擇器和門電路構成的電路如題圖４．４５（ａ）所示。
（１）寫出輸出函數犢１、犢２的最簡與或表達式。
（２）用３線８線譯碼器７４ＬＳ１３８實現函數犢１，畫出接線圖。７４ＬＳ１３８邏輯符號如題圖４．４５（ｂ）所示。
（３）采用集電極開路與非門實現函數犢２，畫出邏輯電路圖。
題圖４．４５１９４數字電子技術４．４６設計一個多功能邏輯組合電路，電路功能如題表４．４６所示。其中犕１、犕０為多功能選擇信號，犃、犅為輸入邏輯變量，犉為輸出邏輯變量。試用題圖４．４６所示８選１數據選擇器和門電路實現該電路，要求犃２犃１犃０＝犕１犕０犃。
題表４．４６犕１犕０犉００犃＋犅０１犃犅１０犃犅１１犃犅題圖４．４６４．４７先將雙４選１多路數據選擇器７４ＬＳ１５３和最少的門電路擴展成８選１的多路選擇器。再用該選擇器設計一個犅犆犇碼識別電路，要求當輸入信號００００≤犇犆犅犃≤１００１時輸出犣＝１，其他情況輸出犣＝０。７４ＬＳ１５３功能表、邏輯框圖如題表４．４７和題圖４．４７所示。
題表４．４７犈犃１犃０犢１××００００犇０００１犇１０１０犇２０１１犇３題圖４．４７４．４８若用４位數值比較器７４ＬＳ８５組成十位數值比較器，需要用幾片？各片之間如何連接？
４．４９試用兩個４位數值比較器組成三個數的判斷電路。要求能夠判別三個４位二進製數犃（犪３犪２犪１犪０）、犅（犫３犫２犫１犫０）、犆（犮３犮２犮１犮０）是否相等？犃是否最大？犃是否最小？並分別給出“三個數相等”“犃最大”“犃最小”的輸出信號。可以附加必要的門電路。